公开(公告)号：WO2017048653A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051414

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for performing memory operations instructions in a block-based processor architecture. In certain examples of the disclosed technology, a block-based processor core coupled to memory includes a control unit configured to issue one or more memory operations encoded in an instruction block allocated to the core and to commit the core when execution of the instruction block is complete, a memory store queue configured to cache one or more operands for the one or more memory operations, where a result of performing the memory operations is not architecturally visible unless the instruction block is committed by the control unit, and a memory interface configured to store the cached operands in the memory responsive to the instruction block committing. In some examples, the block-based processor core supports memory synchronization using load linked and store conditional instructions.

Abstract translation: 公开了用于在基于块的处理器架构中执行存储器操作指令的装置和方法。 在所公开的技术的某些示例中，耦合到存储器的基于块的处理器核心包括：控制单元，被配置为发出编码在分配给核心的指令块中的一个或多个存储器操作，并且当指令块的执行是 完成的存储器存储队列被配置为缓存一个或多个存储器操作的一个或多个操作数，其中执行存储器操作的结果在架构上不可见，除非指令块由控制单元提交，并且存储器接口被配置为 响应于提交的指令块，将缓存的操作数存储在存储器中。 在一些示例中，基于块的处理器核心使用负载链接和存储条件指令来支持存储器同步。

公开(公告)号：WO2017048646A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051407

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that indicates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes selecting a next memory load or memory store instruction to execute based on dependencies encoded within the block, and on a store vector that stores data indicating which memory load and memory store instructions in the instruction block have executed. The store vector can be masked using a store mask. The store mask can be generated when decoding the instruction block, or copied from an instruction block header. Based on the encoded dependencies and the masked store vector, the next instruction can issue when its dependencies are available.

Abstract translation: 公开了用于使用指示指令块中的存储器访问指令的相对排序的硬件结构来控制基于块的处理器架构中的存储器访问指令的执行的装置和方法。 在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括：基于在块内编码的依赖性来选择要执行的下一个存储器加载或存储器存储指令， 存储指示在指令块中执行哪些存储器存储指令的数据的数据。 存储向量可以使用存储掩码进行掩码。 存储掩码可以在解码指令块时生成，也可以从指令块头复制。 基于编码的依赖性和掩码的存储向量，下一条指令可以在其依赖性可用时发出。

公开(公告)号：WO2017048643A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051404

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/345

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for nullifying memory store instructions and one or more registers identified in a target field of a nullification instruction. In some examples of the disclosed technology, an apparatus can include memory and one or more block-based processor cores configured to fetch and execute a plurality of instruction blocks. One of the cores can include a control unit configured, based at least in part on receiving a nullification instruction, to obtain an instruction identification for a memory access instruction of a plurality of memory access instructions and a register identification of at least one of a plurality of registers, based on a first and second target fields of the nullification instruction. The at least one register and the memory access instruction associated with the instruction identification are nullified. Based on the nullified memory access instruction, a subsequent memory access instruction is executed.

Abstract translation: 公开了用于使存储器存储指令和在无效指令的目标字段中标识的一个或多个寄存器无效的装置和方法。 在所公开的技术的一些示例中，设备可以包括被配置为获取和执行多个指令块的存储器和一个或多个基于块的处理器核心。 核心之一可以包括至少部分地基于接收到无效指令而配置的控制单元，以获得多个存储器访问指令的存储器访问指令的指令标识和多个存储器访问指令中的至少一个的寄存器标识 的寄存器，基于无效指令的第一和第二目标字段。 与指令识别相关联的至少一个寄存器和存储器访问指令被无效。 基于无效存储器访问指令，执行随后的存储器访问指令。

公开(公告)号：WO2017048642A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051403

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for nullifying one or more registers identified in a target field of a nullification instruction. In some examples of the disclosed technology, an apparatus can include memory and one or more block-based processor cores configured to fetch and execute a plurality of instruction blocks. One of the cores can include a control unit configured, based at least in part on receiving a nullification instruction, to obtain a register identification of at least one of a plurality of registers, based on a target field of the nullification instruction. A write to the at least one register associated with the register identification is nullified. The nullification instruction is in a first instruction block of the plurality of instruction blocks. Based on the nullified write to the at least one register, a subsequent instruction is executed from a second, different instruction block.

Abstract translation: 公开了用于使在无效指令的目标字段中识别的一个或多个寄存器无效的装置和方法。 在所公开技术的一些示例中，设备可以包括被配置为获取和执行多个指令块的存储器和一个或多个基于块的处理器核心。 核心之一可以包括基于至少部分地基于接收到无效指令而配置的控制单元，以基于无效指令的目标字段来获得多个寄存器中的至少一个的寄存器标识。 对与寄存器标识相关联的至少一个寄存器的写入无效。 无效指令位于多个指令块的第一指令块中。 基于对至少一个寄存器的无效写入，从第二不同的指令块执行后续指令。

公开(公告)号：WO2017048607A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051209

申请日：2016-09-12

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for initiating instruction block execution using a register access instruction (e.g., a register Read instruction). In some examples of the disclosed technology, a block-based computing system can include a plurality of processor cores configured to execute at least one instruction block. The at least one instruction block encodes a data-flow instruction set architecture (ISA). The ISA includes a first plurality of instructions and a second plurality of instructions. One or more of the first plurality of instructions specify at least a first target instruction without specifying a data source operand. One or more of the second plurality of instructions specify at least a second target instruction and a data source operand that specifies a register.

Abstract translation: 公开了用于使用寄存器访问指令（例如，寄存器读指令）启动指令块执行的装置和方法。 在所公开技术的一些示例中，基于块的计算系统可以包括被配置为执行至少一个指令块的多个处理器核。 所述至少一个指令块对数据流指令集架构（ISA）进行编码。 ISA包括第一多个指令和第二多个指令。 第一组多个指令中的一个或多个指令至少指定第一目标指令而不指定数据源操作数。 第二多个指令中的一个或多个指令指定至少第二目标指令和指定寄存器的数据源操作数。

公开(公告)号：WO2016099734A1

公开(公告)日：2016-06-23

申请号：PCT/US2015/060814

申请日：2015-11-16

Applicant: INTEL CORPORATION

Inventor： COLLINS, Jamison D. ,  IYER, Jayesh ,  WINKEL, Sebastian ,  XEKALAKIS, Polychronis ,  CHEN, Howard H. ,  BRAUCH, Rupert

IPC: G06F9/30

CPC classification number: G06F9/30134 ,  G06F8/41 ,  G06F9/3004 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/384 ,  G06F9/3859 ,  G06F9/3863

Abstract: Embodiments of a method and apparatus for implementing and maintaining a stack of predicate values with stack synchronization instructions. In one embodiment the apparatus is an out of order hardware/software co-designed processor including instructions to explicitly manage the predicate register stack to maintain stack consistency across branches of executing that push a variable number of predicate values onto the predicate stack. In one embodiment the stack-based predicate register implementation enables early branch calculation and early branch misprediction recovery via early renaming of predicate registers.

Abstract translation: 用于使用堆栈同步指令来实现和维护谓词值堆栈的方法和装置的实施例。 在一个实施例中，该装置是一种无序硬件/软件协同设计的处理器，其包括明确地管理谓词寄存器堆栈以便在执行的分支之间保持堆栈一致性的指令，其将可变数量的谓词值推送到谓词堆栈。 在一个实施例中，基于栈的谓词寄存器实现通过早期重命名谓词寄存器来实现早期分支计算和早期分支错误预测恢复。

公开(公告)号：WO2016075430A1

公开(公告)日：2016-05-19

申请号：PCT/GB2015/052959

申请日：2015-10-09

Applicant: ARM LIMITED

Inventor： CRASKE, Simon John ,  HORNUNG, Alexander Alfred ,  BATLEY, Max John ,  JOHAR, Kauser

IPC: G06F9/30 ,  G06F9/455

CPC classification number: G06F9/30072 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/45533 ,  G06F9/52

Abstract: Apparatus for data processing and a method of data processing are provided, according to which the processing circuitry of the apparatus can access a memory system and execute data processing instructions in one context of multiple contexts which it supports. When the processing circuitry executes a barrier instruction, the resulting access ordering constraint may be limited to being enforced for accesses which have been initiated by the processing circuitry when operating in an identified context, which may for example be the context in which the barrier instruction has been executed. This provides a separation between the operation of the processing circuitry in its multiple possible contexts and in particular avoids delays in the completion of the access ordering constraint, for example relating to accesses to high latency regions of memory, from affecting the timing sensitivities of other contexts.

Abstract translation: 提供了用于数据处理的装置和数据处理方法，根据该装置，该装置的处理电路可以访问存储器系统并在其支持的多个上下文的一个上下文中执行数据处理指令。 当处理电路执行屏障指令时，所得到的访问排序约束可以被限制为对于在所识别的上下文中操作时由处理电路启动的访问被强制执行，其可以例如是屏障指令具有的上下文 被执行 这提供了处理电路在其多个可能上下文中的操作之间的间隔，并且特别地避免了访问排序约束的完成中的延迟，例如涉及对存储器的高等待时间区域的访问，从而影响其他上下文的定时灵敏度 。

公开(公告)号：WO2015123848A1

公开(公告)日：2015-08-27

申请号：PCT/CN2014/072334

申请日：2014-02-20

Applicant: 清华大学

Inventor： 刘雷波 ,  朱建峰 ,  杨骁 ,  尹首一 ,  魏少军

IPC: G06F9/30

CPC classification number: G06F9/30058 ,  G06F9/3001 ,  G06F9/30072 ,  G06F9/3885

Abstract: 一种可重构处理器和可重构处理器的条件执行方法，其中，可重构处理器包括：路由单元，用于分配条件分支语句的条件判断语句和条件执行语句以并行处理条件判断语句和条件执行语句；第一算数逻辑单元，用于根据路由单元的分配处理条件判断语句以获取单比特信号；第二算数逻辑单元，用于根据路由单元的分配处理条件执行语句以获取条件执行结果，并接收单比特信号，以及根据单比特信号对条件执行结果的输出进行控制。所述可重构处理器，通过并行处理条件分支语句中的条件判断语句和条件执行语句，缩短了条件分支语句的依赖长度以及运行时间，提升了条件分支语句的执行效率。

公开(公告)号：WO2015095352A1

公开(公告)日：2015-06-25

申请号：PCT/US2014/070897

申请日：2014-12-17

Applicant: SEQUITUR LABS, INC.

Inventor： ATTFIELD, Philip ,  CHENARD, Paul ,  CURRY, Simon

IPC: G06F9/00

CPC classification number: G06F21/53 ,  G06F9/30072 ,  G06F9/30094 ,  G06F21/74 ,  G06F2221/033

Abstract: Runtime selection and modification of conditional expressions in a computing system has broad applicability in application areas involving deployments of large numbers of network-connected handsets and other devices, as well as in high availability computing environments and essential computing services. The invention describes the deferred evaluation of conditional statements in a trusted execution context such that the problem of spoofing return code is eliminated. The system allows for any set of relevant attributes to be considered in the conditional evaluation. The executable statements associated with the returned evaluation of the conditional is also dynamic and is selected at runtime.

Abstract translation: 计算系统中条件表达式的运行时选择和修改在涉及部署大量网络连接手机和其他设备以及高可用性计算环境和基本计算服务的应用领域具有广泛的适用性。 本发明描述了在可信执行上下文中的条件语句的延迟评估，从而消除了欺骗返回码的问题。 该系统允许在条件评估中考虑任何一组相关属性。 与条件的返回评估相关联的可执行语句也是动态的，并在运行时选择。