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1.发明申请COMPUTER-IMPLEMENTED METHOD OF PERFORMING PARALLELIZED ELECTRONIC-SYSTEM LEVEL SIMULATIONS 审中-公开执行并行化电子系统级仿真的计算机实现方法
公开(公告)号：WO2016207249A1
公开(公告)日：2016-12-29
申请号：PCT/EP2016/064475
申请日：2016-06-22
Inventor： VENTROUX, Nicolas
CPC classification number: G06F17/5009 , G06F9/46 , G06F9/52 , G06F15/16 , G06F17/5022
Abstract: A method of performing Electronic System Level simulation using a multi-core computing system, comprising the steps of: A) Running a Discrete Event Simulation kernel on a core of said multi-core computing system, within a dedicated OS-kernel-level thread; B) Using said Discrete Event Simulation kernel for generating a plurality of OS-kernel-level threads, each associated to a respective core, and for distributing a plurality of concurrent processes of said simulation among them; C) Carrying out parallel evaluation of said concurrent processes within the corresponding threads using respective cores; and then D) Using said Discrete Event Simulation kernel for processing event notifications, updating a simulation time and scheduling next processes to be evaluated; said steps C) and D) being carried out iteratively until the end of the simulation. A computer program product including a hardware description Application Program Interface and a Discrete Event Simulation kernel adapted for carrying out such a method.
Abstract translation: 一种使用多核计算系统执行电子系统级仿真的方法，包括以下步骤：A）在专用OS-内核级线程内在所述多核计算系统的核心上运行离散事件仿真内核; B）使用所述离散事件仿真内核来生成多个OS-内核级线程，每个线程与相应的核心相关联，并用于在它们之间分配所述模拟的多个并发进程; C）使用相应的核对相应线程内的所述并发进程进行并行评估; 然后D）使用所述离散事件仿真内核来处理事件通知，更新模拟时间并安排要评估的下一个进程; 所述步骤C）和D）被迭代地执行直到模拟结束。 一种计算机程序产品，包括适用于执行这种方法的硬件描述应用程序接口和离散事件仿真内核。
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公开(公告)号：WO2020126624A1
公开(公告)日：2020-06-25
申请号：PCT/EP2019/084264
申请日：2019-12-09
Inventor： PHILIPPE, Jean-Marc , CARBON, Alexandre , DAVID, Raphaël , VENTROUX, Nicolas , FAURE, Robert , FORGEOT, Laurent , LE GARFF, Laurent , STINEAU, Jean-Yves
IPC: B60R16/023 , B64C13/00
Abstract: L'architecture électronique assurant la gestion des fonctions d'un véhicule, lesdites fonctions étant mises en œuvre via un ensemble de capteurs et d'actionneurs, ladite architecture comporte au moins : - un calculateur central (31, 32); - un réseau de communication temps réel (34, 36); - un ensemble de modules d'interface (33), chaque module : o agrégeant des signaux issus d'au moins un desdits capteurs et envoyant lesdits signaux audit calculateur central via ledit réseau de communication; o et/ou distribuant des signaux de commande vers au moins un desdits actionneurs; ledit calculateur central pilotant lesdits actionneurs en fonction des signaux issus desdits capteurs, les signaux de commande desdits actionneurs étant envoyés auxdits modules d'interface (33) via ledit réseau de communications.
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3.发明申请
公开(公告)号：WO2015155294A1
公开(公告)日：2015-10-15
申请号：PCT/EP2015/057733
申请日：2015-04-09
Inventor： PEETERS, Julien , VENTROUX, Nicolas , SASSOLAS, Tanguy , SHAPIRO, Marc
CPC classification number: G06F3/0659 , G06F3/061 , G06F3/067 , G06F9/467 , G06F9/528 , G06F13/1663
Abstract: Système de calcul distribué comprenant une pluralité d'unités de calcul (UC) et une mémoire partagée (MP) entre lesdites unités de calcul, caractérisé en ce qu'il comprend au moins un module matériel de détection des conflits d'accès (INSP) desdites unités de calcul à ladite mémoire partagée; ledit ou chaque dit module matériel de détection des conflits étant configuré pour : mémoriser au moins une structure de données probabiliste, indicative de la totalité des adresses de ladite mémoire partagée impliquées dans la totalité des transactions en cours; recevoir au moins un message indicatif d'une requête d'accès, par une dite unité de calcul, à au moins une adresse de ladite mémoire partagée; déterminer, à partir de ladite structure de données probabiliste, si ladite adresse est déjà impliquée dans une transaction en cours, et transmettre à ladite unité de calcul un message de présence ou absence de conflits d'accès; recevoir au moins un message indicatif ou confirmatif d'une réservation ou d'une libération d'au moins une dite adresse de ladite mémoire partagée, et mettre à jour ladite structure de données probabiliste pour que les adresses réservées et les adresses libérées soient considérées, respectivement, comme étant/n'étant pas impliquées dans une transaction en cours. Procédé d'utilisation d'un tel système.
Abstract translation: 本发明涉及包括在所述处理单元之间共享的多个处理单元（UC）和共享存储器（MP）的分布式计算系统，其特征在于，其包括用于检测所述处理的访问冲突（INSP）的至少一个硬件模块 单位表示共享内存; 所述或者每个所述冲突检测硬件模块被配置为：存储指示所有当前事务中涉及的所述共享存储器的所有地址的至少一个概率数据结构; 通过一个所谓的算术单元将指示访问请求的至少一个消息接收到所述共享存储器的至少一个地址; 从所述概率数据结构确定所述地址是否已经参与当前事务，并且向所述处理单元发送指示存在或不存在访问冲突的消息; 接收指示或确认所述共享存储器的至少一个这样的地址的预留或释放的至少一个消息，以及更新所述概率数据结构，使得所分配的地址和释放的地址分别被涉及/不涉及 在当前交易中。 本发明还涉及一种使用这种系统的方法。
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4.发明申请PROCEDE DE SIMULATION PARALLELE DE NIVEAU SYSTEME ELECTRONIQUE AVEC DETECTION DES CONFLITS D'ACCES A UNE MEMOIRE PARTAGEE 审中-公开用于检测共享内存访问冲突的电子系统级并行仿真方法
公开(公告)号：WO2017076723A1
公开(公告)日：2017-05-11
申请号：PCT/EP2016/075860
申请日：2016-10-26
Inventor： VENTROUX, Nicolas , SASSOLAS, Tanguy
CPC classification number: G06F9/524 , G06F17/5022
Abstract: Procédé de simulation parallèle de niveau système électronique au moyen d'un système informatique multi-cœurs, comprenant l'évaluation parallèle d'une pluralité de processus concurrents de ladite simulation sur une pluralité de cœurs dudit système informatique et comprenant un sous-procédé de détection de conflits d'accès à une mémoire partagée d'un système électronique simulé, ledit sous-procédé étant mis en œuvre par un noyau de simulation exécuté par ledit système informatique et comprenant : une étape de construction d'un graphe orienté représentatif d'accès à ladite mémoire partagée par les processus évalués par lesdits processus concurrents; et une étape de détection de boucles dans ledit graphe; une boucle étant considérée représentative d'un conflit d'accès à ladite mémoire partagée. Produit programme d'ordinateur pour la mise en œuvre d'un tel procédé.
Abstract translation:
处理程序; 包括多个并行评估在内的多核计算机系统的全系统并行仿真模拟; 所述模拟对多个eacute的竞争过程; 所述计算机系统的核心并包括子过程; 为检测访问冲突“ 一个模拟电子系统的共享存储器，所述子程序; 由模拟执行内核来执行; 由所述计算机系统进行并包括：构建有向图的步骤; 代表accés＆ss; 所述存储器由所述并发进程评估的进程共享; 以及在所述图中检测循环的步骤; 考虑加速冲突的循环; 说共享内存。 计算机程序产品用于执行这样一个过程。
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Patent Agency Ranking5.发明申请
公开(公告)号：WO2011083123A1
公开(公告)日：2011-07-14
申请号：PCT/EP2011/050100
申请日：2011-01-05
Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , HERON, Olivier , GUILHEMSANG, Julien , GUPTA, Tushar , VENTROUX, Nicolas
Inventor： HERON, Olivier , GUILHEMSANG, Julien , GUPTA, Tushar , VENTROUX, Nicolas
IPC: G05B23/02 , G06F9/50 , G01R31/317 , G06F11/07
CPC classification number: G06F11/3055 , G05B23/0286 , G06F11/008
Abstract: La présente invention concerne un procédé pour sélectionner, parmi une pluralité de ressources de traitement capables dans un système de traitement de l'information d'effectuer un même type de traitement, l'une des ressources afin qu'elle effectue un traitement dudit type. Le procédé comporte une étape d'estimation du délai probable avant défaillance pour chacune des ressources, la ressource étant sélectionnée de telle sorte que les délais probables avant défaillance des ressources évoluent de manière sensiblement identique. Application : systèmes embarqués multiprocesseur
Abstract translation: 本发明涉及从能够在信息处理系统中进行单一处理的多个处理资源中选择资源的方法，使得所述系统进行所述处理。 该方法包括以下步骤：为每个资源估计故障之前的可能的时间流逝，所选择的资源使得资源发生故障之前可能的时间以基本上相同的方式演变。 本发明可用于登陆多处理器系统。
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公开(公告)号：WO2020012105A1
公开(公告)日：2020-01-16
申请号：PCT/FR2019/051697
申请日：2019-07-09
Inventor： CATHEBRAS, Joël , CARBON, Alexandre , SIRDEY, Renaud , VENTROUX, Nicolas
Abstract: La présente invention concerne un processeur NTT par flot comprenant une pluralité (K) d'étages de traitement (210 0 ,...,210 K-1 ) organisés en pipeline (210); une pluralité (G+1) de bancs de mémoires (220 g , g = 0, G); un module de gestion de lecture (260) pour lire, au sein d'une mémoire ( MEM g/k ) d'un banc de mémoires (220 g ) du processeur, des jeux de facteurs de rotation destinés à paramétrer un étage de traitement ( 210k ); un module de gestion d'écriture (270) pour recevoir sous forme de blocs successifs un ensemble de facteurs de rotation et écrire lesdits jeux de facteurs de rotation dans les mémoires d'un banc de mémoires, l'écriture étant effectuée de manière cyclique dans les bancs de mémoires, chaque nouvel ensemble de facteurs de rotation étant écrit dans un nouveau banc de mémoire; et un module de contrôle pour contrôler l'écriture et la lecture des facteurs de rotation ainsi que la progression des blocs de données à travers les étages de traitement.
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公开(公告)号：WO2020012104A1
公开(公告)日：2020-01-16
申请号：PCT/FR2019/051696
申请日：2019-07-09
Inventor： CATHEBRAS, Joël , CARBON, Alexandre , SIRDEY, Renaud , VENTROUX, Nicolas
Abstract: La présente invention concerne un circuit de génération de facteurs de rotation (400) pour processeur NTT. Le circuit comprend un module gestionnaire de cache (410), un banc de multiplieurs modulaires (420) et un contrôleur central (430). Le module gestionnaire de cache comprend un contrôleur local (411) et une mémoire cache (412) dans laquelle sont stockés les opérandes pour le calcul des facteurs de rotation futurs. Le banc de multiplieurs modulaires comprend en entrée une matrice d'interconnexion distribuant les opérandes sur les entrées des multiplieurs modulaires. Le circuit peut être configuré pour minimiser la taille mémoire du cache et/ou réduire la latence de calcul de la séquence de facteurs de rotation. Le circuit de génération peut enfin comprendre plusieurs modules gestionnaires de calcul partageant un même banc de multiplieurs modulaires pour générer des séquences de facteurs de rotation sur plusieurs corps finis.
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公开(公告)号：WO2014124852A3
公开(公告)日：2014-08-21
申请号：PCT/EP2014/052245
申请日：2014-02-05
Inventor： VENTROUX, Nicolas , SASSOLAS, Tanguy
IPC: G06F17/50
Abstract: L'invention propose un procédé pour accélérer la mise à jour des éléments de liaison dans une simulation d'un système générée selon un langage de description matérielle donné, le procédé comprenant une phase d'évaluation des processus éligibles du système, la phase d'évaluation comprenant des accès en écriture (500) ou en lecture à des éléments de liaison. Pour chaque élément de liaison deux emplacements mémoires d'écriture sont prévus. La phase d'évaluation comprend la mise à jour d'un élément de liaison pour chaque accès en écriture ou en lecture de l'élément de liaison. La mise à jour comprend les étapes suivantes : - recevoir un mot de sélection associé à l'élément de liaison (501); - sélectionner l'un des deux emplacements d'écriture associés à l'élément de liaison en fonction de la valeur du mot de sélection reçu pour l'élément de liaison; et - mettre à jour la valeur courante de l'élément de liaison à partir de l'emplacement mémoire d'écriture sélectionné (503, 505).
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公开(公告)号：WO2012110445A1
公开(公告)日：2012-08-23
申请号：PCT/EP2012/052386
申请日：2012-02-13
Inventor： VENTROUX, Nicolas
CPC classification number: G06F9/48 , G06F9/4881 , G06F9/4887 , G06F17/5009 , G06F17/5022 , G06F17/5027 , G06F2217/86
Abstract: La présente invention concerne un dispositif pour accélérer, sur une plateforme comportant une pluralité d'unités de traitement, l'exécution d'une simulation SystemC d'un système, ladite simulation comportant un noyau SystemC et des processus SystemC. Le dispositif comporte des moyens matériels pour ordonnancer les processus SystemC sur les unités de traitements de manière dynamique pendant l'exécution de la simulation, ces moyens permettant notamment de préempter les unités de traitement.
Abstract translation: 本发明涉及一种用于在包括多个处理单元的平台上加速系统的SystemC仿真的执行的装置，所述仿真包括SystemC内核和SystemC进程。 该装置包括用于在模拟执行期间以动态方式在处理单元上调度系统C进程的硬件装置，这些装置特别可以预先处理处理单元。
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