公开(公告)号：WO2006045538A1

公开(公告)日：2006-05-04

申请号：PCT/EP2005/011309

申请日：2005-10-20

Applicant: INFINEON TECHNOLOGIES AG ,  MINZONI, Alessandro

Inventor： MINZONI, Alessandro

IPC: H03L7/081

CPC classification number: H03L7/0814 ,  H03K5/133 ,  H03K2005/00058 ,  H03L7/0818

Abstract: A variable delay line comprises a first blender delay configured to provide a first signal, a second blender delay configured to provide a second signal complementary to the first signal, and a coarse delay configured to delay the first signal if an even number of coarse delay elements are selected and delay the second signal if an odd number of coarse delay elements are selected.

Abstract translation: 可变延迟线包括被配置为提供第一信号的第一混合器延迟，被配置为提供与第一信号互补的第二信号的第二混合器延迟，以及被配置为如果偶数个粗延迟元件 并且如果选择了奇数个粗延迟元件则延迟第二信号。

公开(公告)号：WO2006042643A1

公开(公告)日：2006-04-27

申请号：PCT/EP2005/010787

申请日：2005-10-06

Applicant: INFINEON TECHNOLOGIES AG ,  KIM, Jung, Pill ,  MINZONI, Alessandro

Inventor： KIM, Jung, Pill ,  MINZONI, Alessandro

IPC: G11C7/10

CPC classification number: G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/227

Abstract: A memory comprises a first circuit, a second circuit, and a latch. The first circuit is configured to provide a first signal indicating an earliest time valid data is available from a memory array in response to a read command. The second circuit is configured to provide a second signal indicating a latest time valid data is available from the memory array in response to the read command. The latch is configured to be connected to a data line coupled to the memory array in response to the first signal and disconnected from the data line in response to the second signal to latch data read from the memory array.

Abstract translation: 存储器包括第一电路，第二电路和锁存器。 第一电路被配置为响应于读取命令提供指示最早时间有效数据从存储器阵列可用的第一信号。 第二电路被配置为响应于读取命令提供指示最新时间有效数据从存储器阵列可用的第二信号。 锁存器被配置为响应于第一信号而连接到耦合到存储器阵列的数据线，并响应于第二信号与数据线断开以锁存从存储器阵列读取的数据。

公开(公告)号：WO2005031979A1

公开(公告)日：2005-04-07

申请号：PCT/DE2004/002166

申请日：2004-09-29

Applicant: INFINEON TECHNOLOGIES AG ,  MINZONI, Alessandro

Inventor： MINZONI, Alessandro

IPC: H03L7/081

CPC classification number: H03L7/0812 ,  H03K5/00006 ,  H03K5/151 ,  H03K2005/00032 ,  H03K2005/00045

Abstract: Ein Verzögerungsregelkreis umfasst eine Verzögerungseinrichtung (2) mit steuerbarer Verzögerungszeit, die drei Schaltungsteile (2-A, 2-B, 2-C) aufweist. Die Verzögerungseinrich-tung ist in Reihe zwischen einen Eingangsanschluß (5) zum Empfang eines zu verzögernden Eingangstaktsignals (clock) und einen Ausgangsanschluß (6) zur Ausgabe eines verzögerten Ausgangstaktsignals (clk) geschaltet. Die Verzögerungszeit wird in Abhängigkeit von einer Phasendifferenz zwischen dem Eingangstaktsignal und Ausgangstaktsignal eingestellt. Der erste Schaltungsteil (2-A) empfängt das Eingangstaktsignal (clock), reduziert eine Frequenz des Eingangstaktsignals und gibt ein Taktsignal mit reduzierter Frequenz (clock/2) aus. Der zweite Schaltungsteil (2-B) leitet das Taktsignal mit reduzierter Frequenz (clock/2) mit steuerbarer Verzögerungszeit verzögert an den dritten Schaltungsteil (2-C) weiter. Der dritte Schaltungsteil (2-C) erzeugt aus dem verzögerten Taktsignal mit reduzierter Frequenz (out/2) das Ausgangstaktsignal (clk), welches die Frequenz des Eingangstaktsignals (clock) aufweist. Da in dem zweiten Schaltungsteil ein niederfrequentes Taktsignal verarbeitet wird, ist es ermöglicht, Probleme bezüglich einer Signalveränderung eines hochfrequenten Eingangstaktsignals in einer Verzögerungskette zu vermeiden.

Abstract translation: 延迟锁定环路包括具有三个电路部分（2-A，2-B，2-C）的可延迟延迟装置（2）。 延时器串联在输入端子之间; （5），用于接收待延迟的输入时钟信号（时钟）和输出端; （6），用于输出延迟的输出时钟信号（clk）。 延迟时间根据输入时钟信号和输出时钟信号之间的相位差来设定。 第一电路部分（2-A）接收到的＆AUML; NGT的输入时钟信号（时钟），降低了输入时钟信号的频率，并输出以降低的频率（时钟/ 2）的时钟信号。 第二电路部分（2-B）将具有可控延迟时间延迟的降低频率（时钟/ 2）的时钟信号转发给第三电路部分（2-C）。 第三电路部分（2-C）从延迟＆OUML生成的;包围时钟信号以降低的频率（下/ 2），具有所述输入时钟信号（时钟）的频率的输出时钟信号（CLK）。 在第二电路部分作为一个低频率的时钟信号进行处理，它是ERM＆ouml; glicht问题BEZ导航使用，以避免延迟链类似于一个Signalver＆AUML;改变在延迟＆ouml高频输入时钟信号。

公开(公告)号：WO2005031548A3

公开(公告)日：2005-04-07

申请号：PCT/EP2004/052128

申请日：2004-09-10

Applicant: INFINEON TECHNOLOGIES AG ,  RAO, Rajashekhar ,  MINZONI, Alessandro ,  SAGLAM, Musa

Inventor： RAO, Rajashekhar ,  MINZONI, Alessandro ,  SAGLAM, Musa

IPC: G06F1/00

Abstract: Die Erfindung betrifft ein Taktsignal-Synchronisationsverfahren, sowie eine Vorrichtung (1) zur Verwendung bei der Synchronisation von Taktsignalen (CLK), mit einer Verzögerungseinrichtung (2) mit variabel steuerbarer Verzögerungszeit (t var ), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, mit der variabel steuerbaren Verzögerungszeit (t var ) beaufschlagt, und als verzögertes Taktsignal (DQS) ausgegeben wird, dadurch gekennzeichnet, dass eine Einrichtung (5) vorgesehen ist zum Ermitteln, ob eine Taktflanke (A′) des von der Verzögerungseinrichtung (2) ausgegebenen verzögerten Taktsignals (DQS), oder eines hieraus gewonnenen Signals (FB) innerhalb eines vorbestimmten Zeitfensters von einer entstprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt.

公开(公告)号：WO2005050845A1

公开(公告)日：2005-06-02

申请号：PCT/EP2004/052937

申请日：2004-11-12

Applicant: INFINEON TECHNOLOGIES AG ,  MINZONI, Alessandro

Inventor： MINZONI, Alessandro

IPC: H03K5/135

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C11/4076 ,  H03K5/151 ,  H03K5/1565

Abstract: Die Erfindung betrifft ein Taktsignal-Korrektur-Verfahren, sowie eine Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler-­Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal­ Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs-­Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs­-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (rIclk), und von einem von der zweiten Signal­-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk).

Abstract translation: 本发明涉及一种时钟信号校正方法，和一个时钟信号的输入/输出装置（1，101）被输入到的时钟信号（CLK）或从其导出的信号，和一个分频装置（4，104）转发 是其中一个从所述分频器装置（4，104）输出，或从其导出的信号（CLK2），以一个信号积分装置（6,106）被传递，并且其中（从信号积分器装置6 ，输出106），或由其信号（12获得）于第一信号比较电路（8，108B）被传递，其中，所述（来自分频装置4中，输出端104），或由其获得的信号（CLK2 ）除了第二信号比较电路（9，109A）被传递，并且其中（时钟信号的输入/输出设备1）另外包括一信号输出回路（11，111），用于输出一个时钟输出 信号（clk50）在Abhängigkei 第一信号比较电路中的一个的T（8,108）输出，或者从该信号（rIclk），和由信号比较电路的第二获得（9，109A）输出，或者从该信号（RCLK获得 ）。

公开(公告)号：WO2005034131A1

公开(公告)日：2005-04-14

申请号：PCT/EP2004/052126

申请日：2004-09-10

Applicant: INFINEON TECHNOLOGIES AG ,  MINZONI, Alessandro

Inventor： MINZONI, Alessandro

IPC: G11C7/22

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C11/4076

Abstract: Die Erfindung betrifft ein Halbleiter­-Bauelement mit einer Receiver-, insbesondere Takt-Receiver-Schaltungsanordnung (1), sowie eine Receiver-, insbesondere Takt-Recciver-Schaltungsanordnung (1), mit einem an einen ersten Anschluss (3a) eines Halbleiter-­Bauelements anschliessbaren ersten Eingang (9a), und einem an einen zweiten Anschluss (3b) des Halbleiter-Bauelements anschliessbaren zweiten Eingang (8a), d a d u r c h g e k e n n z e i c h n e t, dass die Receiver-Schaltungsanordnung (1) mehrere, insbesondere mehr als drei Transfergates (4, 5, 6, 7) aufweist.

Abstract translation: 本发明涉及一种具有接收器的半导体器件，特别是时钟接收器电路装置（1），以及半导体装置的接收机，特别是中风Recciver电路（1），具有一个第一端（3a）的 连接的第一输入端（9A），以及一第二端（3b）中的半导体装置可连接第二输入端（8a）的，其特征在于所述接收器电路装置（1）具有数个，特别是多于三个传输门（4，5，6 ，7）。