公开(公告)号：WO2006051054A3

公开(公告)日：2006-08-17

申请号：PCT/EP2005055691

申请日：2005-11-02

Applicant: INFINEON TECHNOLOGIES AG ,  HEYNE PATRICK

Inventor： HEYNE PATRICK

IPC: H03K5/00 ,  H03K5/02 ,  H03K5/151 ,  H03K5/156 ,  H03K5/24

CPC classification number: H03K5/2481 ,  H03K5/151 ,  H03K5/1565 ,  H03K2005/00228

Abstract: The invention relates to an amplifying circuit and to a method for correcting the pulse duty factor of a differential clock signal (CLt, CLc) to give a desired value of 50 % using a differential amplifier (1) having an MOS transistor pair (T1, T2). According to said method, the clock signal (CLt, CLc) to be corrected is applied to the respective gate of the MOS transistor pair (T1, T2), and a differential analog pulse duty correction signal (DCt, DCc) is produced by respective integration of the true and complementary clock signal (ACLt, ACLc) emitted by every MOS transistor (T1, T2) of the differential amplifier (1) on its source/drain connection. The differential pulse duty correction signal (DCt, DCc) thereby obtained is applied to the respective electrically insulated substrate connections (S1, S2) of the MOS transistor pair (T1, T2) so that the substrate voltages and the cutoff voltages of the MOS transistors (T1, T2) of the transistor pair are influenced in the opposite direction.

Abstract translation: 本发明涉及一种放大器电路和用于通过一对MOS晶体管的装置校正的差分时钟信号（CLT，CLC），其具有50％的所期望的值的占空比的方法（TL，T2）差动放大器（1）。 在这种情况下，待校正的时钟信号（CLT，CLC）被提供给MOS晶体管对（T1中，T2）中的相应的栅极端子施加，差分模拟Tastverhältniskorrektursignals（DCT DCC）通过的各MOS晶体管的各自的积分（TL，T2） 传递到其源极/漏极中产生（1）真和互补的时钟信号（ACLT，ACLC）差动放大器，因此产生（DCT DCC）的差动Tastverhältniskorrektursignals的终端（在每种情况下，MOS晶体管对的电分离基板端子（SL，S2）T1中， T2），使得在每种情况下，晶体管对的MOS晶体管（T1，T2）的衬底电压以及因此的阈值电压在相反的方向上受到影响。

公开(公告)号：WO2005050845A1

公开(公告)日：2005-06-02

申请号：PCT/EP2004/052937

申请日：2004-11-12

Applicant: INFINEON TECHNOLOGIES AG ,  MINZONI, Alessandro

Inventor： MINZONI, Alessandro

IPC: H03K5/135

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C11/4076 ,  H03K5/151 ,  H03K5/1565

Abstract: Die Erfindung betrifft ein Taktsignal-Korrektur-Verfahren, sowie eine Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler-­Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal­ Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs-­Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs­-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (rIclk), und von einem von der zweiten Signal­-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk).

Abstract translation: 本发明涉及一种时钟信号校正方法，和一个时钟信号的输入/输出装置（1，101）被输入到的时钟信号（CLK）或从其导出的信号，和一个分频装置（4，104）转发 是其中一个从所述分频器装置（4，104）输出，或从其导出的信号（CLK2），以一个信号积分装置（6,106）被传递，并且其中（从信号积分器装置6 ，输出106），或由其信号（12获得）于第一信号比较电路（8，108B）被传递，其中，所述（来自分频装置4中，输出端104），或由其获得的信号（CLK2 ）除了第二信号比较电路（9，109A）被传递，并且其中（时钟信号的输入/输出设备1）另外包括一信号输出回路（11，111），用于输出一个时钟输出 信号（clk50）在Abhängigkei 第一信号比较电路中的一个的T（8,108）输出，或者从该信号（rIclk），和由信号比较电路的第二获得（9，109A）输出，或者从该信号（RCLK获得 ）。

公开(公告)号：WO02005427A1

公开(公告)日：2002-01-17

申请号：PCT/EP2001/007404

申请日：2001-06-28

IPC: H03K5/00 ,  H03K5/151 ,  H03K19/003 ,  H03K19/0175

CPC classification number: H03K5/151 ,  H03K19/00323

Abstract: Circuit for generating an inverse signal of a digital signal with minimal delay difference between the inverse signal and the digital signal. Two inverter circuits (6, 8; 7, 9) have been connected in series. The output signal of the second inverter circuit (7, 9) is the digital signal. An input signal for the first inverter circuit (6, 8) is supplied to a pass-through circuit (13, 14) with threshold action. The signal present between the first (6, 8) and the second (7, 9) inverter circuit is supplied to a control input (16) of the pass-through circuit with threshold action. The signal which is also present between the first (6, 8) and the second (7, 9) inverters appears with some delay at the output (17) of the pass-through circuit with threshold action, which signal is the inverse of the digital signal and at the same time constitutes the output signal of the pass through circuit (13, 14) with threshold action.

Abstract translation: 用于产生数字信号的反相信号的电路，其中逆信号和数字信号之间的延迟差最小。 两个逆变器电路（6,8; 7,9）已经串联连接。 第二反相器电路（7,9）的输出信号是数字信号。 用于第一逆变器电路（6,8）的输入信号被提供给具有阈值动作的通过电路（13,14）。 存在于第一（6,8）和第二（7,9）逆变器电路之间的信号通过阈值动作被提供给直通电路的控制输入端（16）。 也存在于第一（6,8）和第二（7,9）反相器之间的信号在具有阈值动作的通过电路的输出（17）处出现一些延迟，该信号是 数字信号并同时构成具有阈值动作的通过电路（13,14）的输出信号。

公开(公告)号：WO1994026028A1

公开(公告)日：1994-11-10

申请号：PCT/GB1994000894

申请日：1994-04-27

Applicant: INMOS LIMITED ,  MONK, Trevor, Kenneth ,  HALL, Andrew, Mendlicott

Inventor： INMOS LIMITED

IPC: H03K05/00

CPC classification number: H03K3/03 ,  H03K3/0231 ,  H03K3/0322 ,  H03K3/354 ,  H03K5/00006 ,  H03K5/133 ,  H03K5/151 ,  H03K2005/00202 ,  Y10S331/03

Abstract: A frequency doubler is described which is capable of receiving four input signals in quadrature and combining them to produce a pair of antiphase output signals at twice the input frequency.

Abstract translation: 描述了能够以正交方式接收四个输入信号并将它们组合以产生两倍输入频率的一对反相输出信号的倍频器。

公开(公告)号：WO1985003817A1

公开(公告)日：1985-08-29

申请号：PCT/US1985000184

申请日：1985-02-01

Applicant: AMERICAN TELEPHONE & TELEGRAPH COMPANY

Inventor： AMERICAN TELEPHONE & TELEGRAPH COMPANY ,  SHOJI, Masakazu

IPC: H03K05/15

CPC classification number: H01L27/0207 ,  H03K5/151

Abstract: Integrated circuit chips with two or more multielement logic paths (A, B) can be made to exhibit virtually skew-free operation by setting the sum of the pull-up delays in one path equal to the sum of the pull-up delays in the other and by setting the sum of the pull-down delays in one path equal to the sum in the other. As a result, analog clock systems become feasible, process dependent race conditions are avoided, countdown circuits have reduced sensitivity to parameter fluctuation, and skewless inversions of clock signals are feasible.

Abstract translation: 具有两个或更多个多元逻辑路径（A，B）的集成电路芯片可以通过将一个路径中的上拉延迟的总和设置为等于上拉延迟的总和来实现无差错的操作 通过将一条路径中的下拉延迟的总和设置为等于另一路径中的和来设置。 因此，模拟时钟系统变得可行，避免了处理相关的竞争条件，倒计时电路对参数波动的敏感性降低，时钟信号的无偏差反转是可行的。

公开(公告)号：WO2011091073A3

公开(公告)日：2011-11-17

申请号：PCT/US2011021762

申请日：2011-01-19

Applicant: ALTERA CORP ,  CHONG YAN ,  HUANG JOSEPH ,  NAGARAJAN PRADEEP ,  SUNG CHIAKANG

Inventor： CHONG YAN ,  HUANG JOSEPH ,  NAGARAJAN PRADEEP ,  SUNG CHIAKANG

IPC: G11C7/22 ,  G11C7/10

CPC classification number: H03K5/1565 ,  H03K5/151 ,  H03K5/1534 ,  H03K2005/00019

Abstract: Circuits and a method for correcting duty cycle distortions in an integrated circuit (IC) are disclosed. The IC includes a splitter circuit that is coupled to receive a clock signal. The clock signal is split into two different clock signals. One of the clock signals is an inverted version of the other. A delay circuit is coupled to each of the clock signals. Each of the delay circuits generates a delayed version of the corresponding clock signal. A corrector circuit is coupled to receive both the delayed versions of the clock signals. The corrector circuit generates a clock output signal with a corrected duty cycle.

Abstract translation: 公开了用于校正集成电路（IC）中的占空比失真的电路和方法。 该IC包括分离器电路，其被耦合以接收时钟信号。 时钟信号被分成两个不同的时钟信号。 其中一个时钟信号是另一个的反转版本。 延迟电路被耦合到每个时钟信号。 每个延迟电路产生对应的时钟信号的延迟版本。 校正器电路被耦合以接收时钟信号的延迟版本。 校正器电路产生具有校正占空比的时钟输出信号。

公开(公告)号：WO03023963A9

公开(公告)日：2003-06-05

申请号：PCT/US0228221

申请日：2002-09-06

Applicant: XTREMESPECTRUM INC ,  OCHOA AGUSTIN ,  HUYNH PHUONG T ,  MCCORKLE JOHN

Inventor： OCHOA AGUSTIN ,  HUYNH PHUONG T ,  MCCORKLE JOHN

IPC: H03K5/05 ,  H03K5/151 ,  H03K7/04 ,  H03K3/021

CPC classification number: H04B1/7174 ,  H03K5/05 ,  H03K5/151 ,  H03K7/04

Abstract: A mono-cycle generating circuit comprises a control circuit, a multiplexer, and a driver switch circuit. The control circuit generates sets of timing pulses, The multiplexer selects one of the sets of timing pulses. The driver switch circuit outputs a mono-cycle based upon the selected set of timing pulses. The driver switch circuit comprises complementary sets of switches, each complementary set of switches including complementary amplitude pull-up/pulldown functions such that the output mono-cycle is a full rail swing mono-cycle.

Abstract translation: 单周期发生电路包括控制电路，多路复用器和驱动器开关电路。 控制电路产生多组定时脉冲。多路复用器选择定时脉冲组中的一组。 驱动器开关电路基于选定的定时脉冲组输出单周期。 驱动器开关电路包括互补的开关组，每个互补的开关组包括互补的振幅上拉/下拉功能，使得输出单周期是全轨道摆动单周期。

公开(公告)号：WO2003023963A1

公开(公告)日：2003-03-20

申请号：PCT/US2002/028221

申请日：2002-09-06

Applicant: XTREMESPECTRUM, INC. ,  OCHOA, Agustin ,  HUYNH, Phuong, T. ,  MCCORKLE, John

Inventor： OCHOA, Agustin ,  HUYNH, Phuong, T. ,  MCCORKLE, John

IPC: H03K3/021

CPC classification number: H04B1/7174 ,  H03K5/05 ,  H03K5/151 ,  H03K7/04

Abstract: A mono-cycle generating circuit comprises a control circuit, a multiplexer, and a driver switch circuit. The control circuit generates sets of timing pulses, The multiplexer selects one of the sets of timing pulses. The driver switch circuit outputs a mono-cycle based upon the selected set of timing pulses. The driver switch circuit comprises complementary sets of switches, each complementary set of switches including complementary amplitude pull-up/pulldown functions such that the output mono-cycle is a full rail swing mono-cycle.

Abstract translation: 单周期发生电路包括控制电路，多路复用器和驱动器开关电路。 控制电路产生一组定时脉冲。多路复用器选择一组定时脉冲。 驱动器开关电路基于选定的定时脉冲组输出单周期。 驱动器开关电路包括互补的开关组，每个互补的开关组包括互补幅度上拉/下拉功能，使得输出单相循环是全轨摆幅单相循环。

公开(公告)号：WO00031871A1

公开(公告)日：2000-06-02

申请号：PCT/US1999/026820

申请日：1999-11-11

IPC: G11C8/08 ,  G11C8/10 ,  G11C11/412 ,  H01L27/02 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11 ,  H03K3/3562 ,  H03K5/151 ,  H03K19/21 ,  H03K19/23 ,  H03K3/289 ,  H03K5/13 ,  H03K19/00

CPC classification number: H01L27/088 ,  G11C8/08 ,  G11C8/10 ,  G11C11/412 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/11 ,  H03K3/35625 ,  H03K5/151 ,  H03K19/215 ,  H03K19/23

Abstract: Techniques for providing improved memory flip-flops and other logic circuits are described. A flip-flop uses only one p-channel transistor (M14) to drive the output node strongly to achieve fast results. To reduce diffusion area, parallel logic is substantially eliminated and only series branches are used, in critical areas. This allows all pull-up transistors and/or all pull-down transistors to be formed from contiguous active areas. The D-to-Q path is reduced, and the clock is used to control the output. The clock becomes the dominant controller of the output when it is located closest to the output. Placing the clock devices (M35, M39-M40) closest to the clocked nodes reduces clock skew. The rising D response time and falling D response time are caused to be as close as possible to reduce the overall cycle time. To reduce parasitics in the circuit, complex-gates are used which are asymmetric. Even multiples of series branches per gate are used to share contacts and eliminate breaks in the layout diffusion. Adding complex-gates to a circuit while using asymmetric gates for smaller layouts achieves additional functionality. One component of the clock, along with the master drive circuit, is used to drive the slave latch of a flip-flop to avoid inserting additional gates into the logic of the fast output path. Reset and set circuitry is designed to be outside the critical path of the clock, and outside the slave latch, to provide rapid Q output response time to the clock and D inputs.

Abstract translation: 描述了用于提供改进的存储器触发器和其它逻辑电路的技术。 触发器仅使用一个p沟道晶体管（M14）来强烈驱动输出节点以获得快速的结果。 为了减少扩散面积，基本上消除了并行逻辑，并且在关键区域仅使用串联分支。 这允许所有上拉晶体管和/或所有下拉晶体管由连续有效区域形成。 D-to-Q路径减少，时钟用于控制输出。 时钟成为最接近输出时输出的主要控制器。 最靠近时钟节点的时钟设备（M35，M39-M40）可以减少时钟偏移。 导致上升的D响应时间和下降的D响应时间尽可能接近以减少整个周期时间。 为了减少电路中的寄生效应，使用不对称的复门。 每个门的串联分支的倍数用于共享接触并消除布局扩散中的断裂。 在使用非对称门用于较小布局的同时向电路添加复合门可实现额外的功能。 时钟的一个组件以及主驱动电路用于驱动触发器的从锁存器，以避免在快速输出路径的逻辑中插入附加的门。 复位和设置电路被设计为在时钟的关键路径外部和从锁存器之外，为时钟和D输入提供快速的Q输出响应时间。

公开(公告)号：WO1990002448A1

公开(公告)日：1990-03-08

申请号：PCT/US1989002865

申请日：1989-07-05

Applicant: MOTOROLA, INC.

Inventor： MOTOROLA, INC. ,  BUSHEY, Thomas, P.

IPC: H03K17/12

CPC classification number: H03K5/151 ,  H03K19/0136 ,  H03K19/017518 ,  H03K19/09448

Abstract: A BICMOS inverter circuit having a high input impedance, improved switching characteristics, low power requirements, high noise immunity, high drive capability, an increased output voltage swing, reduced body effect, high current drivability and improved power dissipation comprises a CMOS inverter for receiving an input signal and bipolar push-pull output transistors (58, 59) for supplying an output. An intermediate CMOS stage (41, 42) is coupled between the CMOS inverter and the bipolar push-pull output transistors and to power supply voltages in a manner that eliminates body effect.