公开(公告)号：WO2019028595A1

公开(公告)日：2019-02-14

申请号：PCT/CN2017/096240

申请日：2017-08-07

申请人： 深圳市汇顶科技股份有限公司

发明人： 王程左

IPC分类号： H03K5/156

CPC分类号： H03K5/00006 ,  H03K5/1565 ,  H03K2005/00013

摘要： 一种振荡器、集成电路、计时芯片和电子设备。该振荡器包括：偏置电路（100）和电流模比较器（200）；该偏置电路（100）与该电流模比较器（200）相连，该偏置电路（100）用于生成偏置电流和偏置电压，该偏置电流用于给该电流模比较器（200）供电；该电流模比较器（200），用于接收该偏置电压，并将该偏置电压作为参考电压与输入电压进行比较生成脉冲信号。电流模比较器（200）可以共享偏置电路（100）的偏置电压，并将该偏置电压作为参考电压，从而避免了通过专门的参考电压产生电路提供参考电压，减少电路的支路数量，进而可以有效降低功耗及成本。

公开(公告)号：WO2016204912A1

公开(公告)日：2016-12-22

申请号：PCT/US2016/032947

申请日：2016-05-18

申请人： MICROSOFT TECHNOLOGY LICENSING, LLC

发明人： WYLAND, David

IPC分类号： H03K5/156 ,  G01S7/497

CPC分类号： H03K5/1565 ,  G01S7/497 ,  G01S17/105

摘要： Described herein are methods and subsystems for use with a timing generator having an output driver at which a timing signal having timing pulses is output. A method includes controlling the timing generator to cause the output driver to output a timing signal having an expected duty cycle, and filtering the timing signal to produce a DC voltage having a magnitude indicative of an actual duty cycle of the timing signal. The method also includes converting the DC voltage to a digital value indicative of the actual duty cycle of the timing signal. The method can also include comparing the digital value to an expected value corresponding to the expected duty cycle, and using results of the comparing to determine an error associated with the timing generator and/or produce a calibration table that can be used to calibrate the timing generator and/or calibrate a measurement made using the timing generator.

摘要翻译： 这里描述的是与具有输出驱动器的定时发生器一起使用的方法和子系统，在该输出驱动器处输出具有定时脉冲的定时信号。 一种方法包括控制定时发生器以使输出驱动器输出具有预期占空比的定时信号，并且对定时信号进行滤波以产生具有指示定时信号的实际占空比的幅度的DC电压。 该方法还包括将DC电压转换为指示定时信号的实际占空比的数字值。 该方法还可以包括将数字值与预期占空比对应的期望值进行比较，并且使用比较结果来确定与定时发生器相关联的误差和/或产生可用于校准定时的校准表 发电机和/或校准使用定时发生器进行的测量。

公开(公告)号：WO2016171785A1

公开(公告)日：2016-10-27

申请号：PCT/US2016/018411

申请日：2016-02-18

申请人： CYPRESS SEMICONDUCTOR CORPORATION

发明人： SUZUKI, Akihiro ,  NAKASHIMA, Masami ,  INUI, Masuo ,  OKADA, Koji ,  ZAITSU, Takeo ,  SHIMIZU, Takashi ,  YAMAMOTO, Shinichi ,  TOMITA, Kazuhiro ,  KURODA, Susumu

IPC分类号： H04L7/00

CPC分类号： G06F13/4291 ,  G06F1/04 ,  G06F1/08 ,  G06F1/10 ,  G06F1/12 ,  G06F1/3237 ,  G06F1/3287 ,  G06F13/364 ,  G06F13/4018 ,  H03K5/1565

摘要： An on-vehicle electronic device has a generating unit configured to generate a first clock for data communication with another on-vehicle electronic device through a CXPI communication network; and an adjusting unit configured to adjust a duty width of the first clock.

摘要翻译： 车载电子设备具有：生成单元，其经由CXPI通信网络生成与其他车载电子设备进行数据通信的第一时钟; 以及调整单元，被配置为调整第一时钟的占空比宽度。

公开(公告)号：WO2016073119A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/054242

申请日：2015-10-06

申请人： QUALCOMM INCORPORATED

发明人： WAYLAND, Mark Charles ,  BRYAN, Thomas Clark ,  HUANG, Yu ,  BRUNOLLI, Michael Joseph

IPC分类号： G11C29/02 ,  H03K3/017

CPC分类号： G11C7/109 ,  G11C7/1051 ,  G11C7/1063 ,  G11C7/1066 ,  G11C7/222 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2029/0409 ,  H03K3/017 ,  H03K5/1565 ,  H03K19/018507

摘要： A driver circuit includes an output driver (308) including a plurality of output driver legs. The driver circuit further includes a duty cycle adjuster (316) configured to adjust a duty cycle of a signal provided to the output driver. The driver circuit further includes an isolation module (320) configured to isolate at least one output driver leg of the output driver legs from remaining output driver legs of the output driver legs. The driver circuit further includes a duty cycle monitor configured to monitor an output of the at least one output driver leg when the at least one output driver leg is isolated from the remaining output driver legs, and to provide the monitored output to the duty cycle adjuster.

摘要翻译： 驱动器电路包括包括多个输出驱动器脚的输出驱动器（308）。 驱动器电路还包括配置成调整提供给输出驱动器的信号的占空比的占空比调整器（316）。 驱动器电路还包括隔离模块（320），其被配置为将输出驱动器支路的至少一个输出驱动器支路与输出驱动器支路的剩余输出驱动器支路隔离。 驱动器电路还包括占空比监视器，其被配置为当至少一个输出驱动器支路与剩余的输出驱动器支路隔离时监视至少一个输出驱动器支路的输出，并且将所监视的输出提供给占空比调整器 。

公开(公告)号：WO2016054289A1

公开(公告)日：2016-04-07

申请号：PCT/US2015/053362

申请日：2015-09-30

申请人： TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

发明人： AREMALLAPUR, Nagalinga, Swamy Basayya

IPC分类号： H03K3/86

CPC分类号： H03K7/08 ,  G06F1/04 ,  H03K5/05 ,  H03K5/06 ,  H03K5/1565

摘要： A duty cycle correction (DCC) circuit ( 100) includes a master delay line ( 104) that receives an input clock (102) and determines a period of the input clock (102). A calibration module (106) is coupled to the master delay line (104) and generates a calibration code based on a desired duty cycle and the period of the input clock. A slave delay line (108) generates a delayed input clock (109) based on the input clock (102) and the calibration code. A clock generation module (110) generates an output clock (112), having the desired duty cycle, in response to the input clock (102) and the delayed input clock (109).

摘要翻译： 占空比校正（DCC）电路（100）包括接收输入时钟（102）并确定输入时钟（102）的周期的主延迟线（104）。 校准模块（106）耦合到主延迟线（104），并且基于期望的占空比和输入时钟的周期产生校准代码。 从属延迟线（108）基于输入时钟（102）和校准码产生延迟的输入时钟（109）。 时钟生成模块（110）响应于输入时钟（102）和延迟的输入时钟（109）产生具有所需占空比的输出时钟（112）。

公开(公告)号：WO2015017233A1

公开(公告)日：2015-02-05

申请号：PCT/US2014/047959

申请日：2014-07-24

申请人： QUALCOMM INCORPORATED

发明人： HINRICHS, Jeffrey Mark

IPC分类号： H03K3/017 ,  H02M3/07 ,  H03L7/089

CPC分类号： H03K5/00006 ,  H02M3/07 ,  H03K3/017 ,  H03K5/1565 ,  H03L7/089

摘要： Exemplary embodiments are related to a clock doubler. A device may include a duty cycle correction circuit configured to receive an input clock signal and convey a corrected clock signal. The duty cycle correction circuit may include a first circuit to convey an output voltage during a first cycle of the input clock signal and correct a current mismatch of the first circuit during a second cycle of the input clock signal. The duty cycle correction circuit may also include a second circuit to convey the output voltage during the second cycle and correct a current mismatch of the second circuit during the first cycle. Further, the device may include a clock generator for receiving the corrected clock signal and generating an output clock.

摘要翻译： 示例性实施例涉及时钟倍增器。 设备可以包括占空比校正电路，其被配置为接收输入时钟信号并传送校正的时钟信号。 占空比校正电路可以包括在输入时钟信号的第一周期期间传送输出电压的第一电路，并且在输入时钟信号的第二周期期间校正第一电路的电流失配。 占空比校正电路还可以包括在第二周期期间传送输出电压的第二电路，并且在第一周期期间校正第二电路的电流失配。 此外，该装置可以包括用于接收校正的时钟信号并产生输出时钟的时钟发生器。

公开(公告)号：WO2014123802A2

公开(公告)日：2014-08-14

申请号：PCT/US2014/014399

申请日：2014-02-03

申请人： QUALCOMM INCORPORATED

发明人： RAJAVI, Yashar ,  ABDOLLAHI-ALIBEIK, Shahram ,  DOGAN, Hakan

IPC分类号： G06F1/04

CPC分类号： G06F1/04 ,  H03K5/1565

摘要： Systems and methods are disclosed including a duty cycle module having two timer circuits to measure pulse widths of a clock signal Two comparators are used to generate control signals depending upon comparisons of the pulse width measurements, in response to the control signals, either the clock signal or an inverted clock signal may be programmably delayed such that combination of the clock signal and the inverted clock signal results in a corrected clock signal Systems and methods are also disclosed for verifying operation of a duty cycle module.

摘要翻译： 公开了包括具有两个定时器电路以测量时钟信号的脉冲宽度的占空比模块的系统和方法。两个比较器用于根据脉冲宽度测量的比较来产生控制信号，响应于控制信号，时钟信号 或反向时钟信号可编程延迟，使得时钟信号和反相时钟信号的组合导致校正的时钟信号。还公开了用于验证占空比模块的操作的系统和方法。

公开(公告)号：WO2012151021A3

公开(公告)日：2013-04-04

申请号：PCT/US2012031970

申请日：2012-04-03

申请人： INTEL CORP ,  ROYTMAN EDUARD ,  XU JIAN ,  SHAH RAHUL R ,  MUNSHI KAMBIZ R ,  BEDARD RONALD L ,  NAGARAJAN MAHALINGAM

发明人： ROYTMAN EDUARD ,  XU JIAN ,  SHAH RAHUL R ,  MUNSHI KAMBIZ R ,  BEDARD RONALD L ,  NAGARAJAN MAHALINGAM

IPC分类号： H03K5/156 ,  G06F1/10

CPC分类号： H03K5/086 ,  H03K5/1565 ,  H03M1/004 ,  H03M1/126 ,  H03M1/50

摘要： Described herein are an apparatus, system, and method for compensating voltage swing and duty cycle of a signal on an input-output (I/O) pad of a processor by adjusting the voltage swing and duty cycle of the signal. The apparatus comprises a driver to transmit a signal on an I/O pad, the signal on the I/O pad having a voltage swing and a duty cycle; and an adjustment unit, coupled to the driver, to receive the signal from the I/O pad transmitted by the driver and to generate voltage swing and duty cycle control signals for adjusting the voltage swing and duty cycle of the signal on the I/O pad respectively. Described herein is also an analog-to-digital (A2D) converter for measuring and/or calibrating various signal attributes including current, voltage, and time.

摘要翻译： 这里描述了一种用于通过调整信号的电压摆幅和占空比来补偿处理器的输入输出（I / O）焊盘上的信号的电压摆幅和占空比的装置，系统和方法。 该装置包括用于在I / O焊盘上传输信号的驱动器，I / O焊盘上的信号具有电压摆幅和占空比; 以及耦合到驱动器的调节单元，用于接收由驱动器发送的I / O焊盘的信号，并产生用于调节I / O上信号的电压摆幅和占空比的电压摆幅和占空比控制信号 垫分别。 这里描述的也是用于测量和/或校准包括电流，电压和时间的各种信号属性的模数（A2D）转换器。

公开(公告)号：WO2011156771A2

公开(公告)日：2011-12-15

申请号：PCT/US2011040069

申请日：2011-06-10

申请人： ALTERA CORP ,  RAVI AJAY K ,  LEWIS DAVID

发明人： RAVI AJAY K ,  LEWIS DAVID

IPC分类号： H03K5/15 ,  G06F1/10 ,  H03L7/06

CPC分类号： H03K3/017 ,  G06F1/10 ,  H03K5/1565

摘要： Integrated circuits that support dual-edge clocking are provided. Integrated circuits may include phase-locked loops that generate square-wave clock signals. The clock signals may be provided from off-chip equipment through input-output pins. The clock signals may be routed through a clock distribution network to provide local clock signals to pulse generators that generate clock pulses on rising and falling clock edges. The pulse generators may generate clock pulses that are triggered by the rising and falling clock edges with a common pulse width for optimum performance. Duty cycle distortion introduced by the clock network may be minimized for optimum performance. Adaptive duty cycle distortion circuitry may be used to control the pull- up/pull-down drive strengths of the clock buffer so that the high clock phase of the local clock signals is approximately a half clock cycle.

摘要翻译： 提供支持双边沿时钟的集成电路。 集成电路可以包括产生方波时钟信号的锁相环。 时钟信号可以通过输入输出引脚从片外设备提供。 时钟信号可以通过时钟分配网络路由，以向本地时钟信号提供脉冲发生器，以在时钟沿上升沿和下降沿产生时钟脉冲。 脉冲发生器可以产生由具有公共脉冲宽度的上升和下降时钟沿触发的时钟脉冲，以获得最佳性能。 时钟网络引入的占空比失真可能被最小化以获得最佳性能。 可以使用自适应占空比失真电路来控制时钟缓冲器的上拉/下拉驱动强度，使得本地时钟信号的高时钟相位大约为半个时钟周期。

公开(公告)号：WO2011046979A3

公开(公告)日：2011-09-01

申请号：PCT/US2010052395

申请日：2010-10-12

申请人： CYCLOS SEMICONDUCTOR INC ,  PAPAEFTHYMIOU MARIOS C ,  ISHII ALEXANDER

发明人： PAPAEFTHYMIOU MARIOS C ,  ISHII ALEXANDER

IPC分类号： G06F1/04 ,  G06F1/06

CPC分类号： G06F1/04 ,  G06F1/10 ,  H03K3/012 ,  H03K5/00 ,  H03K5/05 ,  H03K5/1565

摘要： An inductor architecture for resonant clock distribution networks is proposed. This architecture allows for the adjustment of the natural frequency of a resonant clock distribution network by selective decoupling of inductors, so that it achieves energy-efficient operation at multiple clock frequencies. The proposed architecture is primarily targeted at the design of resonant clock networks with integrated inductors and exhibits no area overheads. Such an architecture is generally applicable to semiconductor devices with multiple clock frequencies, and high-performance and low-power clocking requirements such as microprocessors, ASICs, and SOCs. Moreover, it is applicable to the binning of semiconductor devices according to achievable performance levels.

摘要翻译： 提出了一种用于谐振时钟分配网络的电感器结构。 该架构允许通过电感的选择性去耦来调整谐振时钟分配网络的固有频率，从而在多个时钟频率下实现节能操作。 所提出的架构主要针对设计具有集成电感器的谐振时钟网络，并且没有面积开销。 这样的架构通常适用于具有多个时钟频率的半导体器件，以及诸如微处理器，ASIC和SOC之类的高性能和低功耗时钟要求。 此外，它适用于根据可实现的性能水平对半导体器件进行分级。