公开(公告)号：WO2005078729A3

公开(公告)日：2006-02-16

申请号：PCT/IB2005050488

申请日：2005-02-08

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  STORMS MAURITS M N ,  DANIEL BOBBY J

Inventor： STORMS MAURITS M N ,  DANIEL BOBBY J

IPC: G11C5/14 ,  G11C8/08 ,  G11C16/08

CPC classification number: G11C16/08 ,  G11C8/08

Abstract: A high voltage driver circuit for devices such as non-volatile memories, in which a low voltage driver is combined in two different ways with a high voltage driver. In one, input-independent embodiment, a low voltage driver (Q7, Q8) is connected directly in parallel with a high voltage driver, thereby providing a high voltage signal path for high voltage operations and a low voltage signal path for low voltage operations. In an alternative, partially input-dependent embodiment, a low voltage driver is connected to the output of a high voltage driver (Q9, Q10), which may comprise a partial level shifter (Q 1 B Q6). The output of this low voltage driver (Q9, Q10), which forms the output terminal of the entire stage, has a pull up/pull down transistor (Q11), depending on whether the partial level shifter (Q1 B Q6) is a positive or negative level shifting high voltage driver.

Abstract translation: 用于诸如非易失性存储器的装置的高电压驱动器电路，其中低电压驱动器以两种不同的方式与高电压驱动器组合。 在一个独立于输入的实施例中，低电压驱动器（Q7，Q8）直接与高电压驱动器并联连接，从而为低电压操作提供高电压信号路径和用于低电压操作的低电压信号路径。 在替代的部分输入相关实施例中，低电压驱动器连接到高电压驱动器（Q9，Q10）的输出端，高电压驱动器可以包括部分电平移位器（Q1BQ6）。 根据部分电平移位器（Q1BQ6）是否为正值，形成整个级的输出端子的该低电压驱动器（Q9，Q10）的输出具有上拉/下拉晶体管（Q11） 或负电平移位高压驱动器。

公开(公告)号：WO2007122564A3

公开(公告)日：2008-01-10

申请号：PCT/IB2007051414

申请日：2007-04-19

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  STORMS MAURITS M N

Inventor： STORMS MAURITS M N

IPC: G11C11/4091 ,  G11C7/06

CPC classification number: G11C7/067 ,  G11C2207/063 ,  G11C2207/065

Abstract: The memory circuit comprises at least one memory element (T1), a sense amplifier (SA) for sensing a state of the memory element (T1), a switching device (T2) for selectively coupling the sense amplifier (SA) to the memory element (T1), The sense amplifier (SA) comprises a first module (M1) and a second module (M2). The first module (M1) provides a first current limited to a maximum value (Iref+Ibias). The second module (M2) provides a second current which decreases from a value higher than the maximum value at the start of a sensing operation until a value lower than the maximum value at the end of the sensing operation. The memory circuit has a third module (CS2) for sinking a third current (Ibias) at a side of the switching device (T2) coupled to the memory element (T1).

Abstract translation: 存储器电路包括用于感测存储元件（T1）的状态的至少一个存储元件（T1），读出放大器（SA），用于选择性地将读出放大器（SA）耦合到存储元件 （T1），读出放大器（SA）包括第一模块（M1）和第二模块（M2）。 第一模块（M1）提供限于最大值（Iref + Ibias）的第一电流。 第二模块（M2）提供第二电流，其从感测操作开始时的高于最大值的值减小到在感测操作结束时低于最大值的值。 存储器电路具有用于吸收耦合到存储元件（T1）的开关器件（T2）侧的第三电流（Ibias）的第三模块（CS2）。