公开(公告)号：WO2017023245A1

公开(公告)日：2017-02-09

申请号：PCT/US2015/043107

申请日：2015-07-31

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： LESARTRE, Gregg B. ,  FOLTIN, Martin ,  JEON, Yoocharn

IPC: G11C7/06 ,  G11C8/06

CPC classification number: G11C7/067 ,  G11C7/106 ,  G11C2207/063

Abstract: The present disclosure provides a data storage device that includes a memory cell array and sense circuitry to detect a data value stored to a memory cell of the memory cell array. The data storage device also includes a controller to bias the sense circuitry during a read phase of a write operation to increase the probability that the sense circuitry will detect an opposite value that is opposite from the value being written to the memory cell.

Abstract translation: 本公开提供了一种数据存储设备，其包括存储单元阵列和感测电路，用于检测存储到存储单元阵列的存储单元的数据值。 数据存储设备还包括控制器，用于在写入操作的读取阶段期间偏置感测电路，以增加感测电路将检测与被写入存储器单元的值相反的相反值的概率。

公开(公告)号：WO2016087763A1

公开(公告)日：2016-06-09

申请号：PCT/FR2015/053273

申请日：2015-12-01

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE

Inventor： RENANE, Salim ,  PAOLI, Pierre ,  JAVERLIAC, Virgile

IPC: G11C7/06 ,  G11C13/00 ,  G11C11/16 ,  G11C11/22

CPC classification number: G11C13/004 ,  G11C7/06 ,  G11C11/1673 ,  G11C11/2273 ,  G11C13/0004 ,  G11C13/0007 ,  G11C2013/005 ,  G11C2013/0054 ,  G11C2207/063 ,  G11C2207/068

Abstract: L'invention concerne un circuit de lecture pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101), chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif (Rmax, Rmin), le circuit comprenant un intégrateur de courant (122) adapté à intégrer une différence de courant entre un courant de lecture (I R ) passant dans un premier des éléments résistifs et un courant de référence (I REF ) ·

Abstract translation: 本发明涉及一种用于读取电阻性存储器（101）的电阻元件（102）的编程电阻状态的电路，其中每个电阻元件可被编程为处于第一或第二电阻状态（Rmax，Rmin），其中 电路包括适合于积分流过第一电阻元件的读取电流（IR）与参考电流（IREF）之间的电流差的电流积分器（122）。

公开(公告)号：WO2013082618A3

公开(公告)日：2016-05-19

申请号：PCT/US2012067640

申请日：2012-12-03

Applicant: CYPRESS SEMICONDUCTOR CORP ,  ZONTE CRISTINEL ,  RAGHAVAN VIJAY

Inventor： ZONTE CRISTINEL ,  RAGHAVAN VIJAY

IPC: G11C16/28

CPC classification number: G11C7/062 ,  G11C11/4091 ,  G11C2207/063

Abstract: Memory circuits and systems are provided. One memory circuit includes an active memory device, an inactive memory device, and a sense amplifier coupled between the active memory device and the inactive memory device. A reference current is coupled between the inactive memory device and the sense amplifier. The active memory device and the inactive memory device are the same type of memory device and the inactive memory device is a reference device with respect to the active memory device's current. A memory system includes a plurality of the above memory circuit coupled to one another. Methods for sensing current in a memory circuit are also provided. One method includes supplying power to a first memory device and comparing the amount of current in the first memory device and a reference current coupled to a second memory device that is the same type of memory device as the first memory device.

Abstract translation: 提供存储器电路和系统。 一个存储器电路包括有源存储器件，非活动存储器件和耦合在有源存储器件与非活性存储器件之间的读出放大器。 参考电流耦合在非活动存储器件和读出放大器之间。 有源存储器件和非活动存储器件是相同类型的存储器件，而非活动存储器件是相对于有效存储器件电流的参考器件。 存储器系统包括彼此耦合的多个上述存储器电路。 还提供了用于感测存储器电路中的电流的方法。 一种方法包括向第一存储设备供电并比较第一存储设备中的电流量和耦合到作为与第一存储器设备相同类型的存储设备的第二存储设备的参考电流。

公开(公告)号：WO2012102785A2

公开(公告)日：2012-08-02

申请号：PCT/US2011063416

申请日：2011-12-06

Applicant: RAMBUS INC ,  KOYA YOSHIHITO

Inventor： KOYA YOSHIHITO

IPC: G11C7/06 ,  G11C16/26 ,  G11C16/34

CPC classification number: G11C7/06 ,  G11C7/065 ,  G11C7/067 ,  G11C7/08 ,  G11C11/5628 ,  G11C11/5642 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/004 ,  G11C16/0483 ,  G11C16/28 ,  G11C27/005 ,  G11C2207/063 ,  G11C2211/5641

Abstract: This disclosure provides sense amplifier technology for a memory device that uses multiple sense methods. In one implementation, a memory device is configured with both digital sense circuitry and analog sense circuitry, which can be alternatively or simultaneously used. In another implementation, use of the specific sense circuitry is dependent upon a mode or command. In another embodiment, the specific sense circuitry utilizes is responsive to predetermined tasks. In one contemplated application, a multilevel nonvolatile memory device (e.g., a flash memory device) uses (a) digital sense circuitry during program-verify operations, where it is desired to minimize power and maximize bitline impact and where latency is already to a certain extent fixed by programming operation and (b) analog sense circuitry in responding to read commands, to provide relatively high performance (at the expense of greater power consumption). Different sets of circuits can be used or circuitry can be shared and/or configured for multisense operation, depending on the specific design.

Abstract translation: 本公开为使用多种感测方法的存储器件提供了读出放大器技术。 在一个实施方式中，存储器件配置有数字感测电路和模拟感测电路，其可以替代地或同时使用。 在另一实现中，特定感测电路的使用取决于模式或命令。 在另一实施例中，特定感测电路利用响应于预定任务。 在一个预期的应用中，多级非易失性存储器件（例如，闪速存储器件）在程序验证操作期间使用（a）数字检测电路，其中期望最小化功率并最大化位线影响，并且其中等待时间已经确定 通过编程操作固定的范围和（b）响应于读取命令的模拟感测电路，以提供相对较高的性能（牺牲更大的功耗）。 根据具体设计，可以使用不同组的电路或电路可以共享和/或配置用于多重操作。

公开(公告)号：WO2009036278A1

公开(公告)日：2009-03-19

申请号：PCT/US2008/076175

申请日：2008-09-12

Applicant: MARVELL WORLD TRADE LTD. ,  SUTARDJA, Pantas ,  SONG, Yonghua ,  WANG, Bo ,  WANG, Chih-Hsin ,  TANG, Qiang

Inventor： SUTARDJA, Pantas ,  SONG, Yonghua ,  WANG, Bo ,  WANG, Chih-Hsin ,  TANG, Qiang

IPC: G11C7/06 ,  G11C16/28

CPC classification number: G11C16/28 ,  G11C7/062 ,  G11C2207/063

Abstract: A sensing amplifier (100) for a memory cell comprises a selection stage (102) that outputs one of a reference current (Iref) and a memory cell current (Icell) during a first period and the other of the reference current (Iref) and the memory cell current (Icell) during a second period. The first period and the second period are non-overlapping. An input stage (104) generates a first current based on the one of the reference current (Iref) and the memory cell current (Icell) during the first period and generates a second current based on the other of the reference current (iref) and the memory cell current (Icell) during the second period. A sensing stage (106) senses a first value based on the first current and stores the first value during the first period, senses a second value based on the second current during the second period and compares the first value to the second value.

Abstract translation: 用于存储单元的感测放大器（100）包括选择级（102），其在第一时段期间输出参考电流（Iref）和存储单元电流（Icell）之一，并且在参考电流（Iref）和 在第二时段期间的存储器单元电流（Icell）。 第一期与第二期不重叠。 输入级（104）在第一时段期间基于参考电流（Iref）和存储单元电流（Icell）之一产生第一电流，并且基于参考电流（iref）中的另一个产生第二电流，并且 在第二周期期间的存储单元电流（Icell）。 感测级（106）基于第一电流感测第一值并且在第一周期期间存储第一值，在第二周期期间基于第二电流感测第二值，并将第一值与第二值进行比较。

公开(公告)号：WO2007122564A2

公开(公告)日：2007-11-01

申请号：PCT/IB2007/051414

申请日：2007-04-19

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  STORMS, Maurits, M., N.

Inventor： STORMS, Maurits, M., N.

IPC: G11C11/4091

CPC classification number: G11C7/067 ,  G11C2207/063 ,  G11C2207/065

Abstract: The memory circuit comprises at least one memory element (T1), a sense amplifier (SA) for sensing a state of the memory element (T1), a switching device (T2) for selectively coupling the sense amplifier (SA) to the memory element (T1), The sense amplifier (SA) comprises a first module (M1) and a second module (M2). The first module (M1) provides a first current limited to a maximum value (Iref+Ibias). The second module (M2) provides a second current which decreases from a value higher than the maximum value at the start of a sensing operation until a value lower than the maximum value at the end of the sensing operation. The memory circuit has a third module (CS2) for sinking a third current (Ibias) at a side of the switching device (T2) coupled to the memory element (T1).

Abstract translation: 存储器电路包括用于感测存储元件（T1）的状态的至少一个存储元件（T1），读出放大器（SA），用于选择性地将读出放大器（SA）耦合到存储元件 （T1），读出放大器（SA）包括第一模块（M1）和第二模块（M2）。 第一模块（M1）提供限于最大值（Iref + Ibias）的第一电流。 第二模块（M2）提供第二电流，其从感测操作开始时的高于最大值的值减小到在感测操作结束时低于最大值的值。 存储器电路具有用于吸收耦合到存储元件（T1）的开关器件（T2）侧的第三电流（Ibias）的第三模块（CS2）。

公开(公告)号：WO2006102390A1

公开(公告)日：2006-09-28

申请号：PCT/US2006/010363

申请日：2006-03-22

Applicant: SPANSION LLC ,  WADHWA, Sameer ,  VENKATESH, Bhimachar

Inventor： WADHWA, Sameer ,  VENKATESH, Bhimachar

IPC: G11C16/30 ,  G11C5/14 ,  G11C16/24 ,  G11C7/12

CPC classification number: G11C16/24 ,  G11C7/06 ,  G11C7/067 ,  G11C7/12 ,  G11C11/5642 ,  G11C16/04 ,  G11C16/0475 ,  G11C16/28 ,  G11C16/30 ,  G11C29/026 ,  G11C2029/1204 ,  G11C2207/063

Abstract: The present invention facilitates more accurate data reads by compensating for parasitic behavior (662) - thus regulating the voltage at the drain (610) of a core memory cell (604) rather than at the output of a sensing circuit. More particularly, respective voltages at one or more nodes (660), such as the start of a bitline at a sensing circuit, for example, are adjusted to compensate for voltage drops that may occur due to parasitic behavior (662). Maintaining the substantially constant voltage levels at core memory cells allows comparisons to be made under ideal conditions while reducing the side leakages in virtual ground schemes. This mitigates margin loss and facilitates more reliable data sensing.

Abstract translation: 本发明通过补偿寄生行为（662）来促进更准确的数据读取，从而调节核心存储器单元（604）的漏极（610）处的电压，而不是在感测电路的输出处。 更具体地，例如调整一个或多个节点（660）处的各个电压（例如感测电路处的位线开始）以补偿由于寄生行为可能发生的电压降（662）。 在核心存储器单元处保持基本恒定的电压电平允许在理想条件下进行比较，同时减少虚拟接地方案中的侧漏。 这减轻了边际损失，并促进了更可靠的数据传感。

公开(公告)号：WO2006071684A2

公开(公告)日：2006-07-06

申请号：PCT/US2005/046407

申请日：2005-12-20

Applicant: SPANSION LLC ,  AKAOGI, Takao ,  WADHWA, Sameer ,  ACHTER, Michael ,  VENKATESH, Bhimachar

Inventor： AKAOGI, Takao ,  WADHWA, Sameer ,  ACHTER, Michael ,  VENKATESH, Bhimachar

IPC: G11C7/06 ,  G11C16/28

CPC classification number: G11C7/062 ,  G11C2207/063 ,  H03F3/345 ,  H03F3/45183 ,  H03F3/45475 ,  H03F2200/462 ,  H03F2200/78

Abstract: A sense amplifier includes a reference voltage generator for generating a reference output voltage and a core output voltage generator for generating a core output voltage. The core output voltage generator includes a core front-end stage and a core back-end stage or includes a plurality of amplifier transistors each conducting a portion of a core current through a current conducting device such as core cell. The sizes and/or connections of transistors of such components result in high voltage swing and thus high sensitivity of the sense amplifier.

Abstract translation: 感测放大器包括用于产生参考输出电压的参考电压产生器和用于产生核心输出电压的核心输出电压产生器。 核心输出电压发生器包括核心前端级和核心后端级，或者包括多个放大器晶体管，每个放大器晶体管传导核心电流的一部分通过诸如核心单元的电流传导装置。 这些元件的晶体管的尺寸和/或连接导致高电压摆动并因此导致读出放大器的高灵敏度。

公开(公告)号：WO2004086406A1

公开(公告)日：2004-10-07

申请号：PCT/NO2004/000086

申请日：2004-03-25

Applicant: THIN FILM ELECTRONICS ASA ,  SCHWEICKERT, Robert ,  LEISTAD, Geirr, I.

Inventor： SCHWEICKERT, Robert ,  LEISTAD, Geirr, I.

IPC: G11C7/06

CPC classification number: G11C7/062 ,  G11C11/22 ,  G11C2207/063

Abstract: A sense amplifier system for sensing the charge of a charge-­storing means (601) comprises a first and second charge reference means (600a, 600b) connected in parallel and similar to the charge-storing means (601) and having respectively opposite polarization. The charge reference means (600a, 600b) and the charge-storing means (601) have a common input node (WL), and first and second pseudo-differential reference sense amplifiers (RSA1, RSA2) are connected with output nodes (RBL1, RBL2) of the charge reference means (600a, 600b) for generating reference signals to a common reference node (CHREF) connected with a pseudo-differential sense amplifier (SA). The pseudo-differential sense amplifier (SA) has a second input for receiving an output signal from the charge-storing means (601) and generates an output signal indicative of a polarization state of the charge-storing means. Another embodiment adapted for sensing the charges of a plurality of charge-storing means (701) and comprising at least two pairs of charge reference means is also described. A non-volatile matrix-addressable memory system comprising an electrical polarizable dielectric memory material exhibiting hysterisis and a sense amplifier system as described is also claimed.

Abstract translation: 用于感测电荷存储装置（601）的电荷的感测放大器系统包括并联连接并类似于电荷存储装置（601）并具有相反偏振的第一和第二电荷参考装置（600a，600b）。 充电参考装置（600a，600b）和电荷存储装置（601）具有公共输入节点（WL），并且第一和第二伪差分参考读出放大器（RSA1，RSA2）与输出节点（RBL1， 用于将参考信号产生到与伪差分读出放大器（SA）连接的公共参考节点（CHREF）的电荷参考装置（600a，600b）的RBL2）。 伪差分读出放大器（SA）具有用于从电荷存储装置（601）接收输出信号的第二输入端，并产生指示电荷存储装置的极化状态的输出信号。 还描述了适于感测多个电荷存储装置（701）的电荷并且包括至少两对电荷参考装置的另一实施例。 还要求保护包括表现迟滞的电极化电介质存储材料和所述读出放大器系统的非易失性矩阵寻址存储器系统。

公开(公告)号：WO01039196A1

公开(公告)日：2001-05-31

申请号：PCT/DE2000/003873

申请日：2000-11-03

IPC: G11C17/18 ,  G11C7/06 ,  G11C11/419 ,  G11C16/06

CPC classification number: G11C7/062 ,  G11C7/065 ,  G11C2207/063

Abstract: The disclosed memory device is characterised in that the input resistance of the read amplifier may be varied and/or the input connections of the read amplifier may be linked to one or both poles of a voltage source, by means of one or more transistors and/or the read amplifier is also applied in the decoder devices for choosing the memory cell to be read out or to be written.

Abstract translation: 所描述的存储器装置的特征在于，所述读出放大器的输入电阻可以被改变，和/或读出放大器的输入端经由一个或多个晶体管连接与一个或一个电压源的两极，和/或在解码装置，用于选择所述读出 或写入存储器单元可以被使用（n）的读出放大器。