公开(公告)号：WO2017184300A3

公开(公告)日：2017-10-26

申请号：PCT/US2017/024319

申请日：2017-03-27

申请人： QUALCOMM INCORPORATED

发明人： SAHU, Satyanarayana ,  GUPTA, Vinod ,  CHEN, Xiangdong ,  RACHAPALLI, Triveni

IPC分类号： H01L27/118 ,  H01L27/02 ,  H01L29/66 ,  H01L27/092 ,  G06F17/50 ,  H01L23/528

摘要： In an aspect of the disclosure, apparatuses for reducing the cost of using an ECO standard cell library in chip design are provided. Such an apparatus is a MOS device including several regions (102, 104, 106, 108). The MOS device includes a first pMOS transistor (192) and a first nMOS transistor (194) in a first region (102) of the device, each of the transistors having fins. The pMOS transistor gate of the first pMOS transistor and the nMOS transistor gate of the first nMOS transistor are formed by a gate interconnect (112) extending in a first direction across the device. The MOS device includes several unutilized pMOS and nMOS transistors in a second region (104) of the device adjacent to the first region. Fins of the pMOS and nMOS transistors in the first region are disconnected from fins of the unutilized pMOS and nMOS transistors in the second region.

摘要翻译： 在本公开的一个方面中，提供了用于降低在芯片设计中使用ECO标准单元库的成本的装置。 这种装置是包括几个区域（102,104,106,108）的MOS器件。 MOS器件包括在器件的第一区域（102）中的第一pMOS晶体管（192）和第一nMOS晶体管（194），每个晶体管具有鳍片。 第一pMOS晶体管的pMOS晶体管栅极和第一nMOS晶体管的nMOS晶体管栅极由跨设备的第一方向延伸的栅极互连（112）形成。 MOS器件在与第一区域相邻的器件的第二区域（104）中包括若干未使用的pMOS和nMOS晶体管。 第一区域中的pMOS和nMOS晶体管的鳍与第二区域中未使用的pMOS和nMOS晶体管的鳍片断开。

公开(公告)号：WO2017184300A2

公开(公告)日：2017-10-26

申请号：PCT/US2017/024319

申请日：2017-03-27

申请人： QUALCOMM INCORPORATED

发明人： SAHU, Satyanarayana ,  GUPTA, Vinod ,  CHEN, Xiangdong ,  RACHAPALLI, Triveni

IPC分类号： H01L27/118 ,  H01L27/02 ,  H01L29/66 ,  H01L27/092 ,  G06F17/50 ,  H01L23/528

CPC分类号： H01L27/0207 ,  G06F17/5077 ,  H01L23/5283 ,  H01L27/0924 ,  H01L27/11807 ,  H01L28/00 ,  H01L2027/11831

摘要： In an aspect of the disclosure, apparatuses for reducing the cost of using an ECO standard cell library in chip design are provided. Such an apparatus may be a MOS device including several regions. The MOS device may include a pMOS transistor and an nMOS transistor in a first region of the device. The pMOS transistor gate of the pMOS transistor and the nMOS transistor gate of the nMOS transistor may be formed by a gate interconnect extending in a first direction across the device. The MOS device may include several unutilized pMOS transistors and several unutilized nMOS transistors in a second region of the device adjacent to the first region. Fins of the pMOS transistors and the nMOS transistors in the first region may be disconnected from fins of the unutilized pMOS transistors and the unutilized nMOS transistors in the second region.

摘要翻译： 在本公开的一个方面中，提供了用于降低在芯片设计中使用ECO标准单元库的成本的装置。 这种装置可以是包括几个区域的MOS器件。 MOS器件可以在器件的第一区域中包括pMOS晶体管和nMOS晶体管。 pMOS晶体管的pMOS晶体管栅极和nMOS晶体管的nMOS晶体管栅极可以由沿着穿过器件的第一方向延伸的栅极互连形成。 MOS器件可以包括若干未使用的pMOS晶体管和在与第一区域相邻的器件的第二区域中的若干未使用的nMOS晶体管。 第一区域中的pMOS晶体管和nMOS晶体管的鳍可以与未使用的pMOS晶体管的鳍和第二区中的未使用的nMOS晶体管断开。

公开(公告)号：WO2010068860A1

公开(公告)日：2010-06-17

申请号：PCT/US2009/067661

申请日：2009-12-11

申请人： QUALCOMM INCORPORATED ,  RACHAPALLI, Triveni

发明人： RACHAPALLI, Triveni

IPC分类号： G01R31/3185

CPC分类号： G01R31/318552

摘要： A scan chain circuit is disclosed. The scan chain circuit includes a chain of serially coupled clocked circuits. In a first mode of operation, each of the clocked circuits toggles in response to a rising edge of a clock signal. In a second mode of operation, a first set of the clocked circuits in the chain of serially coupled clocked circuits toggle in response to the rising edge of the clock signal and a second set of the clocked circuits in the chain of serially coupled clocked circuits toggle in response to a falling edge of the clock signal.

摘要翻译： 公开了扫描链电路。 扫描链电路包括串联的时钟电路链。 在第一操作模式中，每个时钟电路响应于时钟信号的上升沿而切换。 在第二种操作模式中，串行耦合时钟电路链中的第一组时钟电路响应于时钟信号的上升沿而触发，并且串联的时钟电路链中的第二组时钟电路切换 响应于时钟信号的下降沿。