公开(公告)号：WO2006101984A2

公开(公告)日：2006-09-28

申请号：PCT/US2006/009532

申请日：2006-03-16

Applicant: INAPAC TECHNOLOGY, INC. ,  ONG, Adrian, E.

Inventor： ONG, Adrian, E.

IPC: G11C7/00

CPC classification number: G11C29/20 ,  G01R31/31813 ,  G11C2029/3602 ,  H01L24/06 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/49109 ,  H01L2224/49175 ,  H01L2924/01021 ,  H01L2924/01055 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: In a first integrated circuit chip contained in a single package along with a second integrated circuit chip, a system includes circuitry on the first integrated circuit chip for receiving address signals from the second integrated circuit chip during normal operation. Circuitry on the first integrated circuit chip generates address signals for use in testing the first integrated chip in a test mode.

Abstract translation: 在与第二集成电路芯片一起包含在单个封装中的第一集成电路芯片中，系统包括在第一集成电路芯片上的电路，用于在正常操作期间从第二集成电路芯片接收地址信号。 第一集成电路芯片上的电路产生用于在测试模式下测试第一集成芯片的地址信号。

公开(公告)号：WO2003098243A1

公开(公告)日：2003-11-27

申请号：PCT/EP2003/005058

申请日：2003-05-14

Applicant: INFINEON TECHNOLOGIES AG ,  ARNOLD, Ralf ,  HEINITZ, Matthias ,  KÖPPE, Siegmar ,  SCHÖBER, Volker

Inventor： ARNOLD, Ralf ,  HEINITZ, Matthias ,  KÖPPE, Siegmar ,  SCHÖBER, Volker

IPC: G01R31/30

CPC classification number: G01R31/3183 ,  G01R31/31813 ,  G01R31/318547

Abstract: Zum Testen von Digitalbausteinen mit Funktionselementen werden diese in Testeinheiten (3) aufgeteilt, die jeweils Eingänge und Ausgänge aufweisen. Die Eingänge der Testeinheiten (3) werden mit wechselnden Testmustern beaufschlagt und die sich dabei ergebenden Testantworten an den Ausgängen der Testeinheiten (3) ausgewertet. Dabei tritt der Effekt auf, dass sich nicht Änderungen an allen Eingängen einer Testeinheit (3) auf einen bestimmten Ausgang dieser Testeinheit (3) auswirken. Für jeden Ausgang der Testeinheit (3) kann ein Kegel (5) definiert werden, dessen Spitze von dem bestimmten Ausgang der Testeinheit (3) gebildet wird und dessen Basis die Eingänge der Testeinheit (3) umfasst, an denen alleine sich Änderungen auf den bestimmten Ausgang auswirken. Erfindungsgemäß wird dabei das Testmuster zum Beaufschlagen der Eingänge der Testeinheit (3) aus Submustern aufgebaut, deren Länge insbesondere ≤ der Anzahl der in der Basis eines Kegels (5) enthaltenen Eingänge der Testeinheit (3) ist. Bei der Auswahl der Submuster können auf Grund deren geringer Länge alle möglichen Kombinationen herangezogen werden, so dass mit geringem Aufwand schnell eine umfassende Funktionsprüfung der Testeinheit (3) durchgeführt werden kann. Diese Testfunktion kann in einem Digitalbaustein insbesondere durch eine Selbsttesteinheit (1) implementiert werden, die den Rest des Digitalbausteins in einen Testmodus umschalten kann und die Testmuster ausgehend von Submustern generieren und zur Beaufschlagung einer Testeinheit (3) in ein Testmusterausgaberegister (2) laden und die sich daraufhin an den Ausgängen der Testeinheit (3) ergebende Testantwort mittels einer Auswerteeinheit (16) auswerten oder zur Auswertung einlesen kann.

Abstract translation: 这在测试装置（3）划分为与功能元件，每个具有输入和输出的测试数字的组件。 测试装置（3）的输入端在与交替的测试模式起作用，并由此评估所得到的测试响应在测试单元的输出（3）。 在这种情况下，不影响改变到测试单元（3）的所有输入到测试单元（3）的一个特定的输出，发生的效果。 对于测试单元（3）的锥形的每个输出（5）可以被定义，它的尖端从测试单元的特定输出（3）形成，并且其基部包括（3），其单独测试单元的输入，切换到特定 影响产出。 根据本发明，在这种情况下用于施加的测试单元的输入的测试图案（3）由子图案，其长度构造尤其<=在的测试单元的锥形输入的基的数目（3）（5）在其中含有。 在子图案的选择，所有可能的组合可以由于被用于它们的短的长度，使得很少的努力测试单元（3）的综合功能测试可以迅速执行。 该测试功能可以在数字设备中通过自测试单元（1），其可切换所述数字分量的其余部分在测试模式下实现特别是和开始产生的子图案和负载测试模式以测试单元（3）中的一个测试图案输出寄存器中的应用（2）和所述 在测试单元的输出随即得到的（3）的测试响应通过评价单元（16）或可以读取用于评估评估。

公开(公告)号：WO01039254A3

公开(公告)日：2001-12-13

申请号：PCT/US2000/042211

申请日：2000-11-15

IPC: G01R31/28 ,  G01R31/3181 ,  G01R31/3183 ,  G01R31/3185 ,  G06F11/00

CPC classification number: G01R31/318335 ,  G01R31/31813 ,  G01R31/318547

Abstract: A method for applying test patterns to scan chains (26) in a circuit-under-test (24). The method includes providing a compressed test pattern (32) of bits; decompressing the compressed test pattern into a decompressed test pattern of bits as the compressed test pattern is being provided; and applying the decompressed test pattern to scan chains of the circuit-under-test. The actions of providing the compressed test pattern, decompressing the compressed test pattern, and applying the decompressed pattern are performed synchronously at the same or different clock rates, depending on the way in which the decompressed bits are to be generated. A circuit that performs the decompression includes a decompressor (36)such as a linear finite state machine adapted to receive a compressed test pattern of bits. The decompressor decompresses the test pattern into a decompressed test pattern of bits as the compressed test pattern is being received. The circuit further includes scan chains for testing circuit logic, the scan chains coupled to the decompressor and adapted to receive the decompressed test pattern.

Abstract translation: 一种用于将测试图案应用于被测电路（24）中的扫描链（26）的方法。 该方法包括提供比特的压缩测试模式（32）; 将压缩的测试图案解压缩为被提供的压缩测试图案的解压缩测试图案; 以及将解压缩的测试图案应用于扫描电路被测电路。 取决于要生成解压缩位的方式，以相同或不同的时钟速率同步地执行提供压缩测试模式，解压缩压缩测试模式和应用解压缩模式的动作。 执行解压缩的电路包括解压缩器（36），诸如适于接收压缩的位测试模式的线性有限状态机。 解压缩器在测试模式被接收时将测试模式解压缩为解压缩的位测试模式。 电路还包括用于测试电路逻辑的扫描链，扫描链耦合到解压缩器并且适于接收解压缩的测试图案。

公开(公告)号：WO0139254A2

公开(公告)日：2001-05-31

申请号：PCT/US0042211

申请日：2000-11-15

Applicant: MENTOR GRAPHICS CORP

Inventor： RAJSKI JANUSZ ,  TYSZER JERZY ,  KASSAB MARK ,  MUKHERJEE NILANJAN

IPC: G01R31/28 ,  G01R31/3181 ,  G01R31/3183 ,  G01R31/3185 ,  H01L

CPC classification number: G01R31/318335 ,  G01R31/31813 ,  G01R31/318547

Abstract: A method for applying test patterns to scan chains (26) in a circuit-under-test (24). The method includes providing a compressed test pattern (32) of bits; decompressing the compressed test pattern into a decompressed test pattern of bits as the compressed test pattern is being provided; and applying the decompressed test pattern to scan chains of the circuit-under-test. The actions of providing the compressed test pattern, decompressing the compressed test pattern, and applying the decompressed pattern are performed synchronously at the same or different clock rates, depending on the way in which the decompressed bits are to be generated. A circuit that performs the decompression includes a decompressor (36)such as a linear finite state machine adapted to receive a compressed test pattern of bits. The decompressor decompresses the test pattern into a decompressed test pattern of bits as the compressed test pattern is being received. The circuit further includes scan chains for testing circuit logic, the scan chains coupled to the decompressor and adapted to receive the decompressed test pattern.

Abstract translation: 一种用于将测试图案应用于被测电路（24）中的扫描链（26）的方法。 该方法包括提供压缩的测试图案（32）; 当压缩的测试图案被提供时，将压缩的测试图案解压缩成解压缩的测试图案; 并将解压后的测试图案应用于被测电路的扫描链。 取决于将要生成解压缩比特的方式，提供压缩测试模式，解压缩压缩测试模式和应用解压缩模式的动作以相同或不同的时钟速率同步执行。 执行解压缩的电路包括解压缩器（36），例如线性有限状态机，适用于接收压缩的位测试模式。 随着压缩测试码型的接收，解压缩器将测试码型解压缩成解压缩的测试码型。 该电路进一步包括用于测试电路逻辑的扫描链，扫描链耦合到解压缩器并适于接收解压缩的测试模式。

公开(公告)号：WO01033236A1

公开(公告)日：2001-05-10

申请号：PCT/US2000/029301

申请日：2000-10-24

IPC: G01R31/3183 ,  G01R31/28 ,  G01R31/3181 ,  G01R31/319 ,  G11C29/10

CPC classification number: G01R31/31926 ,  G01R31/31813

Abstract: A multi-stage algorithmic pattern generator, which generates bit streams for testing IC chips, is comprised of an initial stage, an intermediate stage, and an output stage which are coupled together as a three stage pipeline. The initial stage sequentially generates multiple sets of virtual addresses for a virtual memory in response to a series of instructions from an external source. The intermediate stage sequentially stores each set of virtual addresses from the initial stage and translates the stored set of virtual addresses into a set of physical addresses for an actual memory that is to be tested. The output stage sequentially stores each set of physical addresses form the intermediate stage and generates output signals for testing the memory chips, by selecting bits from the stored set of physical addresses.

Abstract translation: 产生用于测试IC芯片的比特流的多级算法模式生成器包括作为三级流水线耦合在一起的初级，中级和输出级。 响应于来自外部源的一系列指令，初始阶段顺序地为虚拟存储器产生多组虚拟地址。 中间级从初始阶段顺序存储每组虚拟地址，并将存储的虚拟地址集合转换成用于要测试的实际存储器的一组物理地址。 输出级从中间级顺序地存储每组物理地址，并通过从存储的物理地址集中选择位来产生用于测试存储器芯片的输出信号。

公开(公告)号：WO00045187A1

公开(公告)日：2000-08-03

申请号：PCT/US2000/000057

申请日：2000-01-03

IPC: G01R31/3183 ,  G01R31/28 ,  G01R31/3181 ,  G06F11/22 ,  G06F11/00

CPC classification number: G01R31/31813

Abstract: An integrated circuit (IC) tester (10) organizes an IC test into a succession of test cycles, each test cycle being subdivided into four segments. The tester (10) includes a separate tester channel (CH1-CHJ) for carrying out a test activity at each IC pin during each segment of the test cycle. The tester (10) also includes a separate pattern generator (PG1-PGJ) for each channel (CH1-CHJ). Each pattern generator (PG1-PGJ) concurrently generates four vectors at the start of each test cycle. Each pattern generator (PG1-PGJ) includes a low speed vector memory (20) storing large blocks of vectors at each address and a cache memory system (28) for caching blocks of vectors read out of the vector memory at a low frequency and then reading vectors in sets of 16 at the higher test cycle frequency. A vector alignment circuit (30) selects from among the cache memory (28) output vectors to provide the four vectors to the channel for the test cycle.

Abstract translation: 集成电路（IC）测试器（10）将IC测试组织成一系列测试周期，每个测试周期细分为四个部分。 测试器（10）包括在测试周期的每个段期间在每个IC引脚处执行测试活动的单独测试器通道（CH1-CHJ）。 测试器（10）还包括用于每个通道（CH1-CHJ）的单独的模式发生器（PG1-PGJ）。 每个模式发生器（PG1-PGJ）在每个测试周期开始时同时生成四个向量。 每个图案发生器（PG1-PGJ）包括在每个地址处存储大量向量的低速矢量存储器（20）和用于以低频从高速缓冲存储器系统（28）缓存向量存储器中读出的向量块，然后 在较高的测试周期频率下以16组读取向量。 向量对准电路（30）从高速缓冲存储器（28）输出向量中选择四个向量，以提供测试周期的通道。

公开(公告)号：WO00005723A2

公开(公告)日：2000-02-03

申请号：PCT/DE1999/002069

申请日：1999-07-05

IPC: G01R31/28 ,  G01R31/3181 ,  G06F9/445 ,  G06F11/22 ,  G06F11/273 ,  G11C29/12 ,  G11C29/00

CPC classification number: G06F11/2635 ,  G01R31/31813

Abstract: The invention relates to an integrated circuit comprising a self-test device (B) for executing a self-test of the integrated circuit which has a control output (CTR). The integrated circuit also comprises a program memory (MI) which is connected to the self-test device and which is provided for storing at least one test program (P) that is supplied from outside the integrated circuit. Said test program is ran by the self-test device during the execution of a self-test. The self-test device (B) controls the loading of the respective test program to be ran into the program memory from outside the integrated circuit via the control output (CTR) thereof.

Abstract translation: 集成电路包括用于执行具有控制输出（CTR）的集成电路的自测试的自测试装置（B）。 此外，它具有连接到用于存储提供给测试程序（P），其被同时进行执行由自测试装置的自测试的集成电路的外部的至少一个自测试设备的程序存储器（MI）的输入。 在此，自测试装置（B）控制测试程序的从集成电路外部装载到通过在每种情况下它的控制输出（CTR）的程序存储器中执行。

公开(公告)号：WO1997025719A1

公开(公告)日：1997-07-17

申请号：PCT/JP1996000037

申请日：1996-01-12

Applicant: ADVANTEST CORPORATION ,  TSUTO, Masaru

Inventor： ADVANTEST CORPORATION

IPC: G11C29/00

CPC classification number: G01R31/31928 ,  G01R31/31813 ,  G01R31/31919 ,  G01R31/3193 ,  G11C29/56

Abstract: A test pattern generator with wich an expected value can be easily generated with respect to an arbitrary initial value when testing a memory provided with write enable/disable control for every bit. The test pattern generator is provided with an XOR controller (131) which generates a control signal in accordance with the signal from an instruction memory (112), an AND gate (123) which receives the output signal of the controller (131) through one input terminal and the inverted output signal of a data generator B (15) through the other input terminal, and an exclusive OR gate (121) which receives the output of the AND gate (123) through one input terminal and the output signal of a data generator A (14) through the other input terminal.

Abstract translation: 当对每一位进行写使能/禁止控制的存储器进行测试时，可以容易地产生相对于任意初始值的具有期望值的测试码型发生器。 测试图案发生器具有根据来自指令存储器（112）的信号产生控制信号的异或控制器（131），通过一个接收控制器（131）的输出信号的与门（123） 输入端子和数据发生器B（15）的反相输出信号通过另一个输入端子，以及异或门（121），其通过一个输入端子接收与门（123）的输出和一个输出信号 数据发生器A（14）通过另一个输入端。

公开(公告)号：WO1997004459A1

公开(公告)日：1997-02-06

申请号：PCT/US1996004616

申请日：1996-04-03

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： NATIONAL SEMICONDUCTOR CORPORATION ,  QURESHI, Fazal, Ur., R.

IPC: G11C29/00

CPC classification number: G01R31/31813 ,  G06F2201/88 ,  G11C29/10 ,  G11C29/20

Abstract: Multiple embedded RAMs are tested, one at a time, for stuck at faults, including multibit faults. Parity for the RAMs is also tested and tests are performed for marginal read/write problems by changing clock frequency. A lockup mechanism yields the failing address. To accomplish the test, the RAM write address is written as data and then read back. Since the address is written as data, the expected result in a read operation is known. Thus, failures are predicted by comparing the reference address in a read cycle with the data read from the RAM. This operation is then repeated by writing the inverse write address as data. Through the two sets of write/read/compare operations, every RAM bit is toggled. After performing the two operations for one RAM, the procedure is repeated for each RAM until all have been tested. In a second embodiment, multiple embedded RAMs are tested simultaneously with the same address and data lines going to all RAMs. As with the first embodiment, testing is for stuck at faults, including multibit faults; parity for the RAMs is also tested as re-marginal read/write problems. The data patterns include the write address as data, inverse write address as data, or random data. In the second embodiment, the same data is simultaneously written into multiple RAMs, followed by a read/compare cycle. The comparison determines whether there is an error. As in the first embodiment, a look-up mechanism yields the failing address. Since, in this second embodiment, it does not matter what data is written to the RAMs, this embodiment provides the additional capability of utilizing random data to test for additional fault conditions.

Abstract translation: 测试了多个嵌入式RAM，一次一个，用于卡住故障，包括多位故障。 还测试RAM的奇偶校验，并通过改变时钟频率对边缘读/写问题进行测试。 锁定机制产生故障地址。 为了完成测试，RAM写入地址被写为数据，然后读回来。 由于地址被写为数据，所以读取操作中的预期结果是已知的。 因此，通过将读周期中的参考地址与从RAM读取的数据进行比较来预测故障。 然后通过将反写入地址写入数据来重复该操作。 通过两组写/读/比较操作，每个RAM位都被切换。 在为一个RAM执行两个操作后，对每个RAM重复该过程，直到所有测试完成。 在第二实施例中，多个嵌入式RAM被同时测试与所有RAM相同的地址和数据线。 与第一实施例一样，测试用于卡住故障，包括多位故障; RAM的奇偶校验也被测试为边际读/写问题。 数据模式包括作为数据的写入地址，作为数据的反向写入地址或随机数据。 在第二实施例中，相同的数据被同时写入多个RAM，随后是读/比较周期。 比较确定是否存在错误。 与第一实施例一样，查找机制产生故障地址。 由于在该第二实施例中，向RAM写入哪些数据并不重要，所以本实施例提供利用随机数据测试附加故障条件的附加能力。

公开(公告)号：WO2015119540A1

公开(公告)日：2015-08-13

申请号：PCT/SE2014/050145

申请日：2014-02-05

Applicant: TELEFONAKTIEBOLAGET L M ERICSSON (PUBL)

Inventor： DUBROVA, Elena ,  NÄSLUND, Mats ,  CARLSSON, Gunnar ,  FORNEHED, John ,  SMEETS, Bernard

IPC: G01R31/3181 ,  G01R31/3183

CPC classification number: G01R31/2884 ,  G01R31/31813 ,  G01R31/318335 ,  G01R31/318385

Abstract: Electronic devices (320) are provided which comprise a digital logic circuit (101 ) and a test module (322) adapted to receive test parameters from a remote test management device (310), generate test patterns based on the test parameters, apply the test patterns to the digital logic circuit, receive test responses from the digital logic circuit, compact the test responses into a test signature, and either transmit the test signature to the remote test management device or determine a test result based on a comparison of an expected signature received from the remote test management device with the test signature. Further provided are remote test management devices comprising means adapted to acquire test parameters suitable for generating test patterns for a digital logic circuit, acquire an expected signature corresponding to the test patterns, transmit the test parameters to at least one electronic device comprising the digital logic circuit, and either receive a test signature from the at least one electronic device and determine a test result based on a comparison of the expected signature with the test signature, or transmit the expected signature to the at least one electronic device.

Abstract translation: 提供电子设备（320），其包括适于从远程测试管理设备（310）接收测试参数的数字逻辑电路（101）和测试模块（322），基于测试参数生成测试模式，应用测试 数字逻辑电路的模式，接收来自数字逻辑电路的测试响应，将测试响应压缩成测试签名，并将测试签名传送到远程测试管理设备，或者基于预期签名的比较来确定测试结果 从具有测试签名的远程测试管理设备接收。 还提供了远程测试管理设备，其包括适于获取适于产生数字逻辑电路的测试模式的测试参数的装置，获取与测试模式对应的预期签名，将测试参数发送到包括数字逻辑电路的至少一个电子设备 并且从所述至少一个电子设备接收测试签名，并且基于所述预期签名与所述测试签名的比较来确定测试结果，或者将所述预期签名发送到所述至少一个电子设备。