公开(公告)号：WO2014000693A1

公开(公告)日：2014-01-03

申请号：PCT/CN2013/078402

申请日：2013-06-28

Applicant: SHANGHAI XINHAO MICROELECTRONICS CO. LTD.

Inventor： LIN, Kenneth Chenghao

IPC: G01R31/3177

CPC classification number: G01R31/3177 ,  G01R31/31703 ,  G01R31/31713 ,  G01R31/31813 ,  G01R31/3183 ,  G06F11/2226

Abstract: A testing system and method for an arithmetic logic unit are provided. The system includes: a control unit, a data providing unit, a first input unit, a second input unit, an arithmetic logic unit, an expected result unit, a comparator and a test result storage unit. The control unit controls the testing process. The data providing unit provides data for the first input unit, the second input unit and the expected result unit. The first input unit and the second input unit provide test data for the arithmetic logic unit. The arithmetic logic unit performs an operation and provides an operation result for the comparator. The expected result unit generates an expected result and provides the expected result of this round of testing for the comparator. The comparator compares the operation result with the expected result, and provides a comparison result for the test result storage unit.

Abstract translation: 提供了一种用于算术逻辑单元的测试系统和方法。 该系统包括：控制单元，数据提供单元，第一输入单元，第二输入单元，算术逻辑单元，预期结果单元，比较器和测试结果存储单元。 控制单元控制测试过程。 数据提供单元为第一输入单元，第二输入单元和预期结果单元提供数据。 第一输入单元和第二输入单元为算术逻辑单元提供测试数据。 算术逻辑单元执行操作并提供比较器的运算结果。 预期结果单元产生预期结果，并为比较器提供本轮测试的预期结果。 比较器将运算结果与预期结果进行比较，并提供测试结果存储单元的比较结果。

公开(公告)号：WO2013173192A1

公开(公告)日：2013-11-21

申请号：PCT/US2013/040609

申请日：2013-05-10

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： MITTAL, Rajesh ,  SABBARWAL, Puneet ,  NARAYANAN, Prakash ,  PAREKHJI, Rubin, Ajit

IPC: G01R31/26 ,  G01R31/3183

CPC classification number: G01R31/318555 ,  G01R31/3177 ,  G01R31/3183 ,  G01R31/318533 ,  G01R31/318536 ,  G01R31/318544 ,  G01R31/318569 ,  G01R31/318594

Abstract: Various embodiments of methods and integrated circuits capable of generating a test mode control signal for a scan test through a scan chain (such as in an integrated circuit) are provided. The integrated circuit includes a test pattern detection block (202), a counter circuit (204), and a control circuit (206). The test pattern detection block is configured to receive a detection pattern (208) and to detect a first pattern corresponding to a shift phase and a second pattern corresponding to a capture phase of a test pattern based on the detection pattern and to generate a trigger signal based upon the detection of the patterns. The control circuit generates and controls the test mode control signal based on the count states. The counter circuit is configured to generate one or more count states corresponding to one of the shift phase, the capture phase and the clock signal (209) based on the detected pattern.

Abstract translation: 提供了能够通过扫描链（例如集成电路）产生用于扫描测试的测试模式控制信号的方法和集成电路的各种实施例。 集成电路包括测试图案检测块（202），计数器电路（204）和控制电路（206）。 测试图案检测块被配置为接收检测图案（208）并且基于检测图案检测对应于移位相位和对应于测试图案的捕获相位的第二图案的第一图案并产生触发信号 基于模式的检测。 控制电路根据计数状态生成并控制测试模式控制信号。 计数器电路被配置为基于检测到的模式产生与移位相位，捕获相位和时钟信号（209）中的一个对应的一个或多个计数状态。

公开(公告)号：WO2008008773A1

公开(公告)日：2008-01-17

申请号：PCT/US2007/073145

申请日：2007-07-10

Applicant: ASTERION, INC. ,  BLANCHA, Barry, Edward ,  LECHOWICZ, Leszek, Janusz ,  HELM, Stephen, S. ,  ADAM, Sean, Patrick ,  CAMARGO, Jorge

Inventor： BLANCHA, Barry, Edward ,  LECHOWICZ, Leszek, Janusz ,  HELM, Stephen, S. ,  ADAM, Sean, Patrick ,  CAMARGO, Jorge

IPC: G01R31/26

CPC classification number: G01R31/2834 ,  G01R31/3181 ,  G01R31/3183

Abstract: A system and method is provided for performing processing in a test system. A flexible platform may be provided for developing test programs for performing automated testing. In one such platform, the tester and its instruments are isolated from the tester operating system, permitting any tester operating system to be used. In another example implementation, a user layer of the platform is isolated from the physical layer of the architecture, permitting hardware-independent test programs that can be created and used among different testers having different test hardware and software. In yet another implementation, execution of a test program is isolated from a tester platform operating system, permitting the test program to function independent from the tester platform. In another embodiment, functionality is implemented on the platform such that functions are only added, and that existing links to functions are not broken, ensuring continued test system operation when new software, hardware and/or features are added to the platform. The test system may include a non-deterministic computer system. In one example test system, the system forces execution of one or more computer instructions performed by the non-deterministic computer system to execute within a constant execution time. A deterministic engine, if necessary, waits a variable amount of time to ensure that the execution of the computer instructions is performed over the constant execution time. Because the execution time is constant, the execution is deterministic and therefore may be used in applications requiring deterministic behavior. For example, such a deterministic engine may be used in automated test equipment (ATE) applications.

Abstract translation: 提供了一种在测试系统中执行处理的系统和方法。 可以提供灵活的平台来开发用于执行自动化测试的测试程序。 在一个这样的平台中，测试仪及其仪器与测试仪操作系统隔离，允许使用任何测试仪操作系统。 在另一示例实现中，平台的用户层与架构的物理层隔离，允许可以在具有不同测试硬件和软件的不同测试器之间创建和使用与硬件无关的测试程序。 在另一个实现中，测试程序的执行与测试平台操作系统隔离，允许测试程序独立于测试平台工作。 在另一个实施例中，在平台上实现功能，使得仅添加功能，并且到功能的现有链接不被破坏，确保当将新的软件，硬件和/或特征添加到平台时继续测试系统的操作。 测试系统可以包括非确定性计算机系统。 在一个示例性测试系统中，系统强制执行由非确定性计算机系统执行的一个或多个计算机指令以在恒定执行时间内执行。 如果需要，确定性引擎等待可变的时间量，以确保在恒定执行时间执行计算机指令的执行。 因为执行时间是恒定的，执行是确定性的，因此可以在需要确定性行为的应用程序中使用。 例如，这种确定性引擎可以用于自动测试设备（ATE）应用中。

公开(公告)号：WO2004023554A1

公开(公告)日：2004-03-18

申请号：PCT/JP2002/008758

申请日：2002-08-29

Applicant: 株式会社ルネサステクノロジ ,  株式会社日立超エル・エス・アイ・システムズ ,  坂口 雅弘 ,  青木 英之 ,  霧野 啓子

Inventor： 坂口 雅弘 ,  青木 英之 ,  霧野 啓子

IPC: H01L27/04

CPC classification number: G01R31/318307 ,  G01R31/31707 ,  G01R31/3183 ,  G01R31/318371

Abstract: A semiconductor integrated circuit test method comprises a step (S1) of selecting a required test library defining a test step of a semiconductor integrated circuit, steps (S3, S5) of specifying individual conditions of the test depending on the operating mode of the semiconductor integrated circuit under test of the test step defined by the selected test library, a step (S6) of creating a test program for effecting the test at the test step the individual conditions of which are specified, and a step (S7) of conducting a test on the semiconductor integrated circuit by using the created test program. The test library functions as a template for specifying a test step for each test operation of the semiconductor integrated circuit. Since the individual conditions are incorporated in the template, a specific test execution procedure is defined.

Abstract translation: 半导体集成电路测试方法包括：选择限定半导体集成电路的测试步骤的所需测试库的步骤（S1）;根据半导体集成电路的操作模式指定测试的各个条件的步骤（S3，S5） 由所选择的测试库定义的测试步骤的测试电路;创建用于在其测试步骤中进行测试的测试程序的步骤（S6），其中规定了各自的条件;以及进行测试的步骤（S7） 通过使用创建的测试程序在半导体集成电路上。 测试库用作为半导体集成电路的每个测试操作指定测试步骤的模板。 由于将个别条件并入模板中，因此定义了特定的测试执行过程。

公开(公告)号：WO2003032652A2

公开(公告)日：2003-04-17

申请号：PCT/US2002/032602

申请日：2002-10-11

Applicant: RAMBUS INC. ,  ZERBE, Jared ,  CHAU, Pak, Shing ,  STONECYPHER, William, Franklin

Inventor： ZERBE, Jared ,  CHAU, Pak, Shing ,  STONECYPHER, William, Franklin

IPC: H04Q

CPC classification number: G01R31/31717 ,  G01R31/31703 ,  G01R31/3183 ,  G06F11/221 ,  H04B3/32

Abstract: A method and apparatus for evaluating and optimizing a signaling system is described. Evaluation is accomplished using the same circuits actually involved in normal operation of the signaling system. Capability for in-situ testing of a signaling system is provided, and information may be obtained from the actual perspective of a receive circuit in the system. A pattern of test information is generated in a transmit circuit of the system and is transmitted to a receive circuit. A similar pattern of information is generated in the receive circuit and used as a reference. The receive circuit compares the patterns. Any differences between the patterns are observable. Preferably, the patterns are repeating patterns that allow many iterations of testing to be performed. In one embodiment, a linear feedback shift register (LFSR) is implemented to produce patterns. Information obtained from testing may be used to assess the effects of various system parameters, including but not limited to output current, crosstalk cancellation coefficients, and self-equalization coefficients, and system parameters may be adjusted to optimize system performance. An embodiment of the invention may be practiced with various types of signaling systems, including those with single-ended signals and those with differential signals. An embodiment of the invention may be applied to systems communicating a single bit of information on a single conductor at a given time and to systems communicating multiple bits of information on a single conductor simultaneously.

Abstract translation: 描述了用于评估和优化信令系统的方法和装置。 使用与信号系统的正常操作实际相关的相同电路进行评估。 提供了对信号系统的原位测试的能力，并且可以从系统中的接收电路的实际角度获得信息。 在系统的发送电路中产生测试信息的模式，并将其发送到接收电路。 在接收电路中产生类似的信息模式并用作参考。 接收电路比较图案。 模式之间的任何差异是可观察的。 优选地，图案是允许执行许多测试迭代的重复图案。 在一个实施例中，实现线性反馈移位寄存器（LFSR）以产生模式。 从测试获得的信息可以用于评估各种系统参数的影响，包括但不限于输出电流，串扰消除系数和自平衡系数，并且可以调整系统参数以优化系统性能。 本发明的一个实施例可以用各种类型的信令系统来实现，包括具有单端信号和具有差分信号的信号系统。 本发明的实施例可以应用于在给定时间在单个导体上传送单个信息位的系统和同时在单个导体上传送多个信息位的系统。

公开(公告)号：WO2017018148A1

公开(公告)日：2017-02-02

申请号：PCT/JP2016/070072

申请日：2016-07-07

Applicant: 株式会社日立ハイテクノロジーズ

Inventor： 古森　正明 ,  大木　克夫 ,  奈良　安彦 ,  水野　貴之

IPC: G01R31/26 ,  G01R31/28 ,  G01R31/3183

CPC classification number: G01R31/26 ,  G01R31/28 ,  G01R31/3183

Abstract: 本発明では、プローバ装置において、微小電子デバイスに対し、動的信号の応答解析を実施する際、探針の一つに入力される動的な電気信号の入力波形を整形し、試料を介して出力される動的な電気信号の出力波形を観察することに関し、好ましくは、試料を介して出力される動的な電気信号の出力波形が略パルス形状となるように、入力波形を整形するものとする。これにより、ＬＳＩを構成する微小トランジスタなどの微小電子デバイスに対して、メガヘルツレベル以上の高速な動的信号の応答解析を行うことができる。

Abstract translation: 本发明涉及一种探针，其中当对微型电子设备的动态信号执行响应分析时，形成用于施加到探针的动态电信号的输入波形，并且形成动态电信号的输出波形 观察到通过样品的输出。 输入波形优选地形成为使得经由样本输出的动态电信号的输出波形基本上是脉冲形状。 结果，可以在诸如构成LSI电路的微型晶体管等微型电子装置上进行兆赫级以上的高速动态信号响应分析。

公开(公告)号：WO2016119755A1

公开(公告)日：2016-08-04

申请号：PCT/CN2016/073073

申请日：2016-02-01

Applicant: 华为技术有限公司

Inventor： 邓建平 ,  曾诚 ,  朱青松

IPC: G01R31/28

CPC classification number: G01R31/2884 ,  G01B7/20 ,  G01R27/08 ,  G01R31/28 ,  G01R31/3183

Abstract: 一种集成电路检测方法、装置及系统，涉及电子领域，解决了能够检测处于上电状态下的印制电路板上的集成电路的电气参数的问题。具体方案为N个检测电路（101），每个所述检测电路（101）连接一个不同的集成电路（102），所述检测电路（101）设置有第一检测点（a）和第二检测点（b），所述检测电路（101）用于检测与所述检测电路（101）相连的所述集成电路（102）的电气参数，所述N为大于等于1的整数。该方案用于检测印制电路板上的集成电路的电气参数的过程中。

公开(公告)号：WO2016068573A1

公开(公告)日：2016-05-06

申请号：PCT/KR2015/011374

申请日：2015-10-27

Applicant: (주)이노티오

Inventor： 송재훈

IPC: G01R31/3183 ,  G01R31/28 ,  G01R31/3181 ,  G01R31/26

CPC classification number: G01R31/26 ,  G01R31/28 ,  G01R31/3181 ,  G01R31/3183

Abstract: 스캔 테스트 시간 최소화 방법 및 그 장치가 개시된다. 스캔 테스트 시간 최소화 장치는 복수 개의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할하고, 각 스캔 섹션에 대하여, 쉬프트 주파수의 증감을 통해 스캔 체인의 출력 패턴이 예측 패턴과 상이해지는 제1 쉬프트 주파수를 파악한 후 제1 쉬프트 주파수보다 작은 제2 쉬프트 주파수를 각 스캔 섹션의 쉬프트 주파수로 결정한다. 또한 번인 테스트 시간 최소화 및 번인 테스트의 품질을 높일 수 있는 효과가 있다.

Abstract translation: 公开了一种扫描测试时间最小化方法及其装置。 扫描测试时间最小化装置将多个扫描模式分成至少两个或更多个扫描部分，并且对于每个扫描部分，识别第一移位频率，通过该移动频率，通过移位频率的增加/减少，扫描链输出模式 与预测模式不同，然后设备将比第一移位频率小的第二移位频率设置为每个扫描部分的移位频率。 此外，本发明具有最小化老化测试时间并提高老化测试的质量的效果。

公开(公告)号：WO2012123990A1

公开(公告)日：2012-09-20

申请号：PCT/JP2011/001540

申请日：2011-03-16

Applicant: 富士通株式会社 ,  鈴木俊秀 ,  川野陽一

Inventor： 鈴木俊秀 ,  川野陽一

IPC: H03H11/28 ,  G01R31/28 ,  H03H7/38 ,  H03K19/0175 ,  H04B1/04 ,  H04B3/02

CPC classification number: G01R31/3183 ,  G01R31/2822 ,  H03F1/56 ,  H03F2200/387 ,  H03H11/30 ,  H03K17/161 ,  H04B1/0458 ,  H04L25/0278 ,  H04L25/0298

Abstract: 　終端回路は、ｐＭＯＳトランジスタ、インダクタおよびキャパシタを含んでいる。ｐＭＯＳトランジスタは、伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、整合機能を無効にするときにオフされる。インダクタおよびキャパシタは、特性インピーダンスを整合するために、信号端子に接続される。ｐＭＯＳトランジスタを制御信号によりオンまたはオフすることで、終端回路による特性インピーダンスの整合機能を有効または無効に切り替えできる。これにより、例えば、外付けの終端抵抗を接続することなく、終端抵抗が付いた状態を実現でき、伝送信号の出力端子での信号レベルをモニタすることが可能になる。

Abstract translation: 端子电路包括pMOS晶体管，电感器和电容器。 pMOS晶体管的源极连接到输出或作为输入接收发送信号的信号端子，其漏极连接到地线，并且与栅极接收控制信号。 当整流功能无效时，当整流特性阻抗的功能有效时，pMOS晶体管导通。 电感器和电容器连接到信号端子，以便整流特性阻抗。 通过控制信号来打开或关闭pMOS晶体管可以将端子电路的特性阻抗整流功能切换到有源或无效。 因此，例如可以实现终端电阻器就位的状态，并且在不连接外部端子电阻的情况下监视输出端子处的发送信号的信号电平。

公开(公告)号：WO2005114241A3

公开(公告)日：2006-04-20

申请号：PCT/JP2005009816

申请日：2005-05-23

Applicant: ADVANTEST CORP ,  SINGH HARSANJEET ,  PRAMANICK ANKAN ,  ELSTON MARK ,  TAHARA YOSHIFUMI ,  ADACHI TOSHIAKI

Inventor： SINGH HARSANJEET ,  PRAMANICK ANKAN ,  ELSTON MARK ,  TAHARA YOSHIFUMI ,  ADACHI TOSHIAKI

IPC: G01R31/319 ,  G01R31/3183 ,  G06F11/26 ,  G06F17/50

CPC classification number: G01R31/31907 ,  G01R31/3183 ,  G01R31/318307 ,  G01R31/318342

Abstract: A method for managing a pattern object file in a modular test system is disclosed. The method includes providing a modular test system, where the modular test system comprises a system controller for controlling at least one site controller, and where the at least one site controller controls at least one test module and its corresponding device under test (DUT). The method further includes creating an object file management framework for establishing a standard interface between vendor-supplied pattern compilers and the modular test system, receiving a pattern source file, creating a pattern object metafile based on the pattern source file using the object file management framework, and testing the device under test through the test module using the pattern object metafile.

Abstract translation: 公开了一种用于管理模块化测试系统中的模式对象文件的方法。 该方法包括提供模块化测试系统，其中模块化测试系统包括用于控制至少一个站点控制器的系统控制器，并且其中至少一个站点控制器控制至少一个测试模块及其对应的被测设备（DUT）。 该方法还包括创建用于在供应商提供的模式编译器和模块化测试系统之间建立标准接口的对象文件管理框架，接收模式源文件，使用目标文件管理框架基于模式源文件创建模式对象元文件 ，并使用模式对象元文件通过测试模块测试被测设备。