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    双活集群系统中容灾的方法及装置
    1.
    发明申请
    双活集群系统中容灾的方法及装置 审中-公开

    公开(公告)号：WO2017071274A1

    公开(公告)日：2017-05-04

    申请号：PCT/CN2016/087915

    申请日：2016-06-30

    Applicant: 华为技术有限公司

    Inventor： 陈怡佳 ,  刘辉

    IPC: G06F11/20

    CPC classification number: G06F11/2025 ,  G06F3/0683 ,  G06F11/1425 ,  G06F11/2033 ,  G06F11/2064 ,  G06F11/2069 ,  G06F11/2071

    Abstract: 一种双活集群系统中容灾的方法及装置，涉及通信技术领域，能够解决现有技术中存储阵列在运行时存在不可控因数，导致存储阵列B无法及时停止业务，从而导致I/O隔离问题。用于主机集群和至少一对存储阵列组成的系统，主机集群包括仲裁主机，仲裁主机中包括仲裁单元，仲裁主机为具有仲裁功能的应用主机，一对存储阵列包括第一存储阵列和第二存储阵列，仲裁主机接收仲裁请求（101）；暂停向第一存储阵列和第二存储阵列下发业务（102）；根据逻辑判断确定第一存储阵列和第二存储阵列中仲裁获胜存储阵列和仲裁失败存储阵列（103）；停止与仲裁失败存储阵列的业务（104）；向仲裁获胜存储阵列发送仲裁获胜信息（105）；恢复与仲裁获胜存储阵列的下发业务（106）。

    CONTROL SYSTEM WITH ERROR DETECTION
    2.
    发明申请
    CONTROL SYSTEM WITH ERROR DETECTION 审中-公开
    具有错误检测的控制系统

    公开(公告)号：WO2016205490A1

    公开(公告)日：2016-12-22

    申请号：PCT/US2016/037837

    申请日：2016-06-16

    Applicant: ABB TECHNOLOGY LTD. ,  MIELNIK, David ,  HEILMAN, Thomas ,  PIUNNO, John

    Inventor： MIELNIK, David ,  HEILMAN, Thomas ,  PIUNNO, John

    IPC: G06F11/00

    CPC classification number: H05B33/0887 ,  G06F1/26 ,  G06F11/0754 ,  G06F11/2007 ,  G06F11/2033 ,  G06F11/2038 ,  G06F2201/81 ,  H02M1/32 ,  H05B33/0815 ,  H05B33/0842 ,  H05B37/0263

    Abstract: A control system for controlling a process. The control system includes primary and secondary module buses over which information may be transmitted between a controller and a plurality of I/O modules. Each of the controller and I/O modules has a power sense circuit for detecting current on the high side of a driver and a ground sense circuit for detecting current on the low side of the driver. The driver is determined to have failed if either the current on the high side of the driver measured by the power sense circuit is outside a predetermined high range or the current on the low side of the driver measured by the ground sense circuit is outside a predetermined low range.

    Abstract translation: 控制过程的控制系统。 控制系统包括主模块和次模块总线，信息可以通过该模块总线在控制器和多个I / O模块之间传输。 控制器和I / O模块中的每一个具有用于检测驱动器的高侧的电流的功率检测电路和用于检测驱动器的低侧的电流的接地检测电路。 如果由功率检测电路测量的驱动器的高侧上的电流是否在预定的高范围之外或由接地感测电路测量的驱动器的低侧上的电流是否超出预定的范围，则驱动器被确定为失败 低档。

    一种云计算架构下的容灾数据中心配置方法及装置
    4.
    发明申请
    一种云计算架构下的容灾数据中心配置方法及装置 审中-公开

    公开(公告)号：WO2015157897A1

    公开(公告)日：2015-10-22

    申请号：PCT/CN2014/075323

    申请日：2014-04-14

    Applicant: 华为技术有限公司

    Inventor： 龚晓东 ,  李妙华 ,  黄晓辉 ,  彭展

    IPC: H04L29/08

    CPC classification number: G06F3/0632 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F11/2033 ,  G06F2201/805 ,  G06F2201/82 ,  H04L29/08

    Abstract: 本发明涉及通信与信息技术领域，尤其涉及一种云计算架构下的容灾数据中心配置方法及装置，用以解决人工规划容灾DC的方式灵活性较差，不利于系统全局管理的问题。本发明方法包括：接收针对设定网络服务NS的容灾数据中心DC配置请求；根据所述容灾DC配置请求，从应用对象亲和性关系信息库中获取支持所述设定网络服务的各应用对象之间的亲和性和/或反亲和性关系信息；其中，具有亲和性关系的应用对象能够部署在同一个DC中，具有反亲和性关系的应用对象能够部署在不同的DC中；根据已部署的各DC的容灾资源信息和获取的所述亲和性和/或反亲和性关系信息，从所述已部署的各 DC中，为所述设定网络服务选择容灾DC。

    一种存储单元的数据处理方法、设备及系统
    5.
    发明申请
    一种存储单元的数据处理方法、设备及系统 审中-公开

    公开(公告)号：WO2015074392A1

    公开(公告)日：2015-05-28

    申请号：PCT/CN2014/078079

    申请日：2014-05-22

    Applicant: 华为技术有限公司

    Inventor： 陈钟平

    IPC: H04L12/24

    CPC classification number: G06F11/2033 ,  G06F11/1662 ,  G06F11/201 ,  G06F11/2069 ,  G06F11/2092 ,  G06F11/2094 ,  G06F2201/805

    Abstract: 本发明提供了一种存储单元的数据处理方法、设备及系统。该方法包括如下步骤：第一服务器针对至少一个用于存储数据的存储单元，记录发生可修复故障但修复失败的存储单元的信息（S101）；所述第一服务器在每次接收到读取数据的请求时，査询记录的存储单元的信息对应的存储单元中是否存储有所述数据中的部分或全部数据；如果是，向发送所述请求的请求方返回读取所述数据失败的消息；否则，在存储有所述数据的存储单元中读取所述数据，并反馈给发送所述请求的请求方（S102）。采用本发明，可以避免对存储单元进行重复的数据读取操作，提供存储单元的数据处理机制合理性，节省系统资源。

    TRACKING CORE-LEVEL INSTRUCTION SET CAPABILITIES IN A CHIP MULTIPROCESSOR
    6.
    发明申请
    TRACKING CORE-LEVEL INSTRUCTION SET CAPABILITIES IN A CHIP MULTIPROCESSOR 审中-公开
    跟踪芯片级多媒体指令集的能力

    公开(公告)号：WO2014204437A3

    公开(公告)日：2015-05-28

    申请号：PCT/US2013046209

    申请日：2013-06-18

    Applicant: EMPIRE TECHNOLOGY DEV LLC

    Inventor： KRUGLICK EZEKIEL

    IPC: G06F9/46

    CPC classification number: G06F11/3409 ,  G06F9/4806 ,  G06F9/5044 ,  G06F11/2033 ,  G06F11/3024

    Abstract: Techniques described herein generally relate to a task management system for a chip multiprocessor having multiple processor cores. The task management system tracks the changing instruction set capabilities of each processor core and selects processor cores for use based on the tracked capabilities. In this way, a processor core with one or more failed processing elements can still be used effectively, since the processor core may be selected to process instruction sets that do not use the failed processing elements.

    Abstract translation: 本文描述的技术通常涉及具有多个处理器核的芯片多处理器的任务管理系统。 任务管理系统跟踪每个处理器核心的改变的指令集能力，并根据跟踪的能力选择使用的处理器核心。 以这种方式，仍然可以有效地使用具有一个或多个失败的处理元件的处理器核心，因为可以选择处理器核来处理不使用失败的处理元件的指令集。

    STEUER- UND DATENÜBERTRAGUNGSANLAGE, PROZESSEINRICHTUNG UND VERFAHREN ZUR REDUNDANTEN PROZESSSTEUERUNG MIT DEZENTRALER REDUNDANZ
    7.
    发明申请
    STEUER- UND DATENÜBERTRAGUNGSANLAGE, PROZESSEINRICHTUNG UND VERFAHREN ZUR REDUNDANTEN PROZESSSTEUERUNG MIT DEZENTRALER REDUNDANZ 审中-公开
    控制和数据传输系统，处理装置和方法与分布式冗余冗余的过程控制

    公开(公告)号：WO2014161909A1

    公开(公告)日：2014-10-09

    申请号：PCT/EP2014/056629

    申请日：2014-04-02

    Applicant: PHOENIX CONTACT GMBH & CO.KG

    Inventor： BIBELHAUSEN, Volker ,  BRAND, Andre ,  HEUTGER, Henning

    IPC: G05B19/042

    CPC classification number: G06F11/2033 ,  G05B19/0428

    Abstract: Zur Erhöhung der Anlagenverfügbarkeit sieht die Erfindung eine Steuer- und Datenübertragungsanlage (10) vor, welche wenigstens eine Steuereinrichtung (100, 200) umfasst, welche im Normalbetrieb über ein Kommunikationsnetzwerk (500) mit wenigstens einer als Ein- und/oder Ausgabegerät ausgebildeten Prozesseinrichtung (300, 400) verbunden ist, wobei die Prozesseinrichtung (300, 400) eine zum Detektieren eines Steuerungsausfalls ausgebildete Auswerteeinheit (310, 410), ein in einem Speicher (330, 430) der Prozesseinrichtung (300, 400) gespeichertes, parametrierbares Not-Steuerprogramm, und ein zum Ausführen des Not-Steuerprogramms ausgebildetes Laufzeitsystem (320, 420) umfasst, und wobei die Prozesseinrichtung (300, 400) dazu ausgebildet ist, unter Ansprechen auf einen durch die Auswerteeinheit (310, 410) detektierten Steuerungsausfall in einen Notbetrieb zu wechseln, in welchem die Prozesseinrichtung (300, 400) das Not-Steuerprogramm ausführt. Ferner sieht die Erfindung eine Prozesseinrichtung (300, 400) zum Einsatz in einer solchen Steuer- und Datenübertragungsanlage (10), sowie ein Verfahren zur redundanten Prozesssteuerung vor.

    Abstract translation: 为了提高系统的可用性，本发明提供在前面的控制和数据传输系统（10），其包括至少一个控制装置（100，200），其在正常操作中通过与至少一个作为输入和/或输出设备处理装置（形成的通信网络（500） 300，400）连接，其中，所述处理装置（300，400）一个训练有素的用于检测控制故障评估单元（310，410），一个在存储器（330，430）的处理装置（300，存储400），可配置应急控制程序 开关，以及一个训练有素的执行应急控制程序运行时系统（320，420），并且其中所述响应于由所述评估单元适于检测处理装置（300，400）（310，410）在紧急情况下操作控制失效 其中处理装置（300，400）执行应急控制程序。 此外，本发明提供一种方法，装置（300，400），用于使用在这样的控制和数据传输系统（10），以及用于前冗余的过程控制的方法。

    計算機切替方法、計算機システム、及び管理計算機
    8.
    发明申请
    計算機切替方法、計算機システム、及び管理計算機 审中-公开
    计算机切换方法，计算机系统和管理计算机

    公开(公告)号：WO2014141462A1

    公开(公告)日：2014-09-18

    申请号：PCT/JP2013/057357

    申请日：2013-03-15

    Applicant: 株式会社日立製作所

    Inventor： 陶　寛人 ,  片野　真吾 ,  北村　正芳 ,  高本　良史

    IPC: G06F13/10 ,  G06F3/06

    CPC classification number: G06F11/203 ,  G06F3/0614 ,  G06F3/0635 ,  G06F3/0665 ,  G06F3/067 ,  G06F9/4416 ,  G06F11/0727 ,  G06F11/2025 ,  G06F11/2028 ,  G06F11/2033 ,  G06F11/2038 ,  G06F11/2041 ,  G06F11/2046 ,  G06F2201/815

    Abstract: 　複数の計算機、ストレージシステム、及び管理計算機を備える計算機システムにおける計算機切替方法であって、複数の計算機は、第１の計算機及び第２の計算機を含み、ストレージシステムは論理記憶デバイスを第１の計算機に提供し、論理記憶デバイスは、データを格納する記憶領域である第１の論理記憶デバイスを含み、管理計算機が、第２の計算機の仮想的な記憶領域である第２の論理記憶デバイスの生成を指示する生成要求を送信するステップと、第１の論理記憶デバイスを第２の計算機の第２の論理記憶デバイスにマッピングするための変更情報を生成し、変更情報を含む変更要求を送信するステップと、ストレージシステムが、第１の論理記憶デバイスを、第２の計算機の第２の論理記憶デバイスにマッピングするステップと、を含む。

    Abstract translation: 一种配备有多个计算机，存储系统和管理计算机的计算机系统中的计算机切换方法，其中所述多个计算机包括第一计算机和第二计算机，所述存储系统向所述第一计算机提供逻辑存储装置， 逻辑存储装置包括作为用于存储数据的存储区域的第一逻辑存储装置，所述切换方法包括：步骤，其中所述管理计算机发送规定作为虚拟存储区域的第二逻辑存储装置的生成的生成请求， 在第二台电脑; 管理计算机生成用于将第一逻辑存储装置映射到第二计算机中的第二逻辑存储装置的变更信息的步骤，并发送包含变更信息的变更请求; 以及其中存储系统将第一逻辑存储设备映射到第二计算机中的第二逻辑存储设备的步骤。

    FAULT TOLERANCE IN A MULTI-CORE CIRCUIT
    9.
    发明申请
    FAULT TOLERANCE IN A MULTI-CORE CIRCUIT 审中-公开
    多核心电路中的容错性

    公开(公告)号：WO2014084836A1

    公开(公告)日：2014-06-05

    申请号：PCT/US2012/067085

    申请日：2012-11-29

    Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

    Inventor： KADRI, Rachid M

    IPC: G06F11/20 ,  G06F1/00

    CPC classification number: G06F11/2033 ,  G06F11/1064 ,  G06F11/2038 ,  G06F11/2043 ,  G06F11/2097 ,  G06F2201/845

    Abstract: Examples disclose a multi-core circuit with a primary core associated with a primary portion of cache and a secondary core associated with a secondary portion of the cache. The secondary portion of the cache is redundant to the primary portion of the cache. Further, the examples of the multi-core circuit provide a control circuit to enable the secondary core for operation in response to a fault condition detected at the primary core, wherein the secondary portion of cache is enabled with the secondary core to resume an operation of the primary core.

    Abstract translation: 示例公开了具有与高速缓存的主要部分相关联的主核心的多核电路和与高速缓存的次级部分相关联的次级核心。 缓存的次级部分对于高速缓存的主要部分是冗余的。 此外，多核电路的示例提供了控制电路，以使辅助核心能够响应于在主核心处检测到的故障状况而进行操作，其中高速缓存的次级部分能够被辅助核心恢复到 主要核心。

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