公开(公告)号：WO2017130072A1

公开(公告)日：2017-08-03

申请号：PCT/IB2017/050147

申请日：2017-01-12

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

Inventor： SCHWARZ, Eric, Mark ,  BUSABA, Fadi, Yusuf ,  GSCHWIND, Michael Karl ,  SLEGEL, Timothy ,  CAIN, Harold Wade III ,  SALAPURA, Valentina

IPC: G06F9/46

CPC classification number: G06F9/466 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/30189 ,  G06F9/467 ,  G06F9/5038 ,  G06F9/526 ,  G06F12/0828 ,  G06F12/0831 ,  G06F12/1416 ,  G06F2212/1052 ,  G06F2212/621

Abstract: A method, system, and computer program product are provided for prioritizing transactions. A processor in a computing environment initiates the execution of a transaction. The processor includes a transactional core, and the execution of the transaction is performed by the transactional core. The processor obtains concurrent with the execution of the transaction by the transactional core, an indication of a conflict between the transaction and at least one other transaction being executed by an additional core in the computing environment. The processor determines if the transactional core includes an indicator and based on determining that the transactional core includes an indicator, the processor ignores the conflict and utilizing the transactional core to complete executing the transaction.

Abstract translation: 提供了一种方法，系统和计算机程序产品，用于对交易进行优先级排序。 计算环境中的处理器启动交易的执行。 处理器包括事务核心，并且事务的执行由事务核心执行。 处理器与事务处理核心执行事务并行地获得交易与由计算环境中的附加核心执行的至少一个其他事务之间的冲突的指示。 处理器确定事务核心是否包括指示符并且基于确定事务核心包括指示符，处理器忽略冲突并且利用事务核心来完成执行事务。

公开(公告)号：WO2014026652A1

公开(公告)日：2014-02-20

申请号：PCT/CN2013/081756

申请日：2013-08-19

Applicant: HUAWEI TECHNOLOGIES CO., LTD.

Inventor： LIH, Lulin ,  HE, Chenghong ,  SHI, Hongbo ,  ZHANG, Naxin

IPC: G06F12/08 ,  G06F12/16

CPC classification number: G06F12/0831 ,  G06F12/0811 ,  G06F12/0828 ,  G06F13/1663 ,  G11C7/1072

Abstract: Disclosed herein is a processing network element (NE) comprising at least one receiver configured to receive a plurality of memory request messages from a plurality of memory nodes, wherein each memory request designates a source node, a destination node, and a memory location, and a plurality of response messages to the memory requests from the plurality of memory nodes, wherein each memory request designates a source node, a destination node, and a memory location, at least one transmitter configured to transmit the memory requests and memory responses to the plurality of memory nodes, and a controller coupled to the receiver and the transmitter and configured to enforce ordering such that memory requests and memory responses designating the same memory location and the same source node/destination node pair are transmitted by the transmitter in the same order received by the receiver.

Abstract translation: 本文公开了一种处理网元（NE），其包括至少一个被配置为从多个存储器节点接收多个存储器请求消息的接收器，其中每个存储器请求指定源节点，目的地节点和存储器位置，以及 对来自多个存储器节点的存储器请求的多个响应消息，其中每个存储器请求指定源节点，目的地节点和存储器位置，至少一个发射机被配置为向多个存储器节点发送存储器请求和存储器响应 的存储器节点，以及耦合到接收器和发射器的控制器，并且被配置为执行排序，使得指定相同存储器位置和相同源节点/目的地节点对的存储器请求和存储器响应以接收的相同顺序由发射机发送 由接收者。

公开(公告)号：WO2011159494A3

公开(公告)日：2012-04-19

申请号：PCT/US2011039071

申请日：2011-06-03

Applicant: MICROSOFT CORP

Inventor： MILLER THOMAS J ,  CARGILLE JONATHAN M ,  TIPTON WILLIAM R ,  VERMA SURENDRA

IPC: G06F11/08 ,  G06F9/06

CPC classification number: G06F11/0772 ,  G06F11/004 ,  G06F11/0766 ,  G06F11/1004 ,  G06F11/1064 ,  G06F11/1072 ,  G06F11/1402 ,  G06F11/1435 ,  G06F11/1441 ,  G06F12/0826 ,  G06F12/0828 ,  G06F17/30067 ,  G06F17/30174 ,  G06F2201/82

Abstract: Aspects of the subject matter described herein relate to error detection for files. In aspects, before allowing updates to a clean file, a flag marking the file as dirty is written to non-volatile storage. Thereafter, the file may be updated as long as desired. Periodically or at some other time, the file may be marked as clean after all outstanding updates to the file and error codes associated with the file are written to storage. While waiting for outstanding updates and error codes to be written to storage, if additional requests to update the file are received, the file may be marked as dirty again prior to allowing the additional requests to update the file. The request to write a clean flag regarding the file may be done lazily.

Abstract translation: 本文描述的主题的方面涉及文件的错误检测。 在方面，在允许更新到干净的文件之前，将文件标记为脏的标志写入非易失性存储。 此后，可以根据需要更新文件。 定期或在其他时间，文件在文件的所有未完成更新和与文件相关联的错误代码都写入存储器之后，可能被标记为干净。 在等待未完成的更新和错误代码写入存储时，如果接收到更新文件的其他请求，则在允许其他请求更新文件之前，该文件可能再次被标记为脏。 写一个关于该文件的清除标志的请求可以懒惰地完成。

公开(公告)号：WO2011158320A1

公开(公告)日：2011-12-22

申请号：PCT/JP2010/060056

申请日：2010-06-14

Applicant: 富士通株式会社 ,  鈴木 貴久 ,  山下 浩一郎 ,  山内 宏真 ,  栗原 康志

Inventor： 鈴木　貴久 ,  山下　浩一郎 ,  山内　宏真 ,  栗原　康志

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/0837 ,  G06F12/0842 ,  G06F12/0875 ,  G06F2212/1024 ,  G06F2212/1028 ,  G06F2212/171 ,  G06F2212/452 ,  G06F2212/621 ,  Y02D10/13

Abstract: 　マルチコアプロセッサシステム（１００）は、ＣＰＵの各々によってアクセスされるキャッシュメモリに格納された共有データの値のコヒーレンシを実行する実行部（５０３）を含む。マルチコアプロセッサシステム（１００）は、検出部（５０４）によって、ＣＰＵ（＃０）によって実行された第１のスレッドを検出し、ＣＰＵ（＃０）以外となるＣＰＵ（＃１）によって実行中の第２のスレッドを特定する。特定後、マルチコアプロセッサシステム（１００）は、判断部（５０６）によって、第１および第２のスレッドによって共通してアクセスされる共有データが存在するか否かを判断する。共有データが存在しないと判断された場合、マルチコアプロセッサシステム（１００）は、実行部（５０３）によりＣＰＵ（＃０）に対応するスヌープ対応キャッシュ（＃０）とＣＰＵ（＃１）に対応するスヌープ対応キャッシュ（＃１）とのコヒーレンシの実行を停止させる。

Abstract translation: 所公开的多核处理器系统（100）包含执行单元（503），其执行存储在由每个CPU访问的高速缓冲存储器中的共享数据值的一致性。 通过检测单元（504），多核处理器系统（100）检测由CPU（＃0）执行的第一线程，并且识别处于CPU执行中的第二线程（＃1 ）不是第一个CPU（＃0）。 在识别之后，多核处理器系统（100）通过确定单元（506）确定是否存在由第一和第二线程联合访问的共享数据。 如果确定共享数据不存在，则多核处理器系统（100）通过执行单元（503）停止 - 对应于第一个（第一）的窥探对应缓存（＃0）之间的一致性的实现 CPU（＃0）和对应于另一个CPU（＃1）的侦听对应缓存（＃1）。

公开(公告)号：WO02017102A2

公开(公告)日：2002-02-28

申请号：PCT/US2001/025061

申请日：2001-08-10

IPC: G06F12/08 ,  G06F15/16

CPC classification number: G06F12/0831 ,  G06F12/0822 ,  G06F12/0828 ,  G06F2212/507

Abstract: An example embodiment of a computer system utilizing a central snoop filter includes several nodes coupled together via a switching device. Each of the nodes may include several processors and caches as well as a block of system memory. All traffic from one node to another takes place through the switching device. The switching device includes a snoop filter that tracks cache line coherency information for all caches in the computer system. The snoop filter has enough entries to track the tags and state information for all entries in all cashes in all of the system's nodes. In addition to the tag and state information, the snoop filter stores information indicating which of the nodes has a copy of each cache line. The snoop filter serves in part to keep snoop transactions from being performed at nodes that do not contain a copy of the subject cache line, thereby reducing system overhead, reducing traffic across the system interconnect busses, and reducing the amount of time required to perform snoop transactions.

Abstract translation: 利用中央窥探滤波器的计算机系统的示例性实施例包括经由交换设备耦合在一起的多个节点。 每个节点可以包括几个处理器和高速缓存以及系统存储器块。 从一个节点到另一个节点的所有业务通过交换设备进行。 交换设备包括一个窥探过滤器，其跟踪计算机系统中所有高速缓存的高速缓存行一致性信息。 窥探过滤器具有足够的条目来跟踪所有系统节点中所有存储中的所有条目的标签和状态信息。 除了标签和状态信息之外，窥探过滤器存储指示哪个节点具有每个高速缓存行的副本的信息。 窥探过滤器部分地用于在不包含主体高速缓存行的副本的节点处执行窥探事务，从而减少系统开销，减少跨系统互连总线的流量，并减少执行窥探所需的时间量 交易。

公开(公告)号：WO2018187313A1

公开(公告)日：2018-10-11

申请号：PCT/US2018/025862

申请日：2018-04-03

Applicant: QUALCOMM INCORPORATED

Inventor： MCAVOY, William, James ,  SPEIER, Thomas, Philip ,  STEMPEL, Brian, Michael

IPC: G06F12/0831 ,  G06F12/0817

CPC classification number: G06F12/0815 ,  G06F12/0811 ,  G06F12/0828 ,  G06F12/0833 ,  G06F2212/601 ,  G06F2212/62 ,  H04L67/12 ,  H04L67/2842

Abstract: Aggregating cache maintenance instructions in processor-based devices is disclosed. In this regard, a processor-based device comprises one or more processing elements (PEs), each providing an aggregation circuit configured to detect a first cache maintenance instruction in an instruction stream. The aggregation circuit then aggregates one or more subsequent, consecutive cache maintenance instructions in the instruction stream with the first cache maintenance instruction until an end condition is detected (e.g., detection of a data synchronization barrier instruction or a cache maintenance instruction targeting a non-consecutive memory address or a different memory page than a previous cache maintenance instruction, and/or detection that an aggregation limit has been exceeded). After detecting the end condition, the aggregation circuit generates a single cache maintenance request representing the aggregated cache maintenance instructions. In this manner, multiple cache maintenance instructions may be represented by and processed as a single request, thus minimizing the impact on system performance.

公开(公告)号：WO2011148482A1

公开(公告)日：2011-12-01

申请号：PCT/JP2010/058971

申请日：2010-05-27

Applicant: 富士通株式会社 ,  金野雄次 ,  村上浩

Inventor： 金野雄次 ,  村上浩

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F12/0806 ,  G06F12/0815 ,  G06F12/0846 ,  G06F12/0855 ,  G06F13/1689 ,  G06F13/1694

Abstract: 複数のＣＰＵを接続したシステムコントローラがキャッシュ同期制御を行うシステムにおいて、ＣＰＵのスループットを向上する。システムコントローラ（１２）に異なるキャッシュメモリ容量の複数のＣＰＵユニット（１０－０～１０－３）を接続し、キャッシュ同期制御を行うシステムにおいて、先発リクエストと後発リクエストとのアドレス競合を監視するキャッシュ同期部（５４）と、各ＣＰＵユニットのキャッシュメモリの容量毎に先発リクエストと後発リクエストの競合監視範囲を設定部（５６）を設けた。キャッシュ容量が異なるＣＰＵユニットが混在しても、キャッシュ容量の多いＣＰＵユニットのスループットを向上できる。

Abstract translation: 在其中连接多个CPU的系统控制器控制高速缓存同步的系统中，CPU的吞吐量得到改善。 一种具有系统控制器（12）的系统，所述系统控制器（12）将多个CPU单元（10-0-10-3）与不同的高速缓存存储器大小连接并且控制高速缓存同步，所述系统包括高速缓存同步单元（54），其监视地址 第一个生成的请求与第二个生成的请求之间的冲突; 以及设置单元（56），其针对每个CPU单元的每个高速缓存存储器的大小设置第一生成请求的冲突监视范围和第二生成请求。 因此，即使将不同缓存大小的CPU单元混合在一起，也可以提高具有最大缓存大小的CPU单元的吞吐量。

公开(公告)号：WO2009120997A3

公开(公告)日：2009-12-30

申请号：PCT/US2009038627

申请日：2009-03-27

Applicant: INTEL CORP ,  OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

IPC: G06F12/00 ,  G06F9/00 ,  G06T1/00 ,  H04L12/00

CPC classification number: G06F12/0831 ,  G06F12/0811 ,  G06F12/0822 ,  G06F12/0828 ,  G06F12/0835 ,  G06F13/1668 ,  G06F13/28 ,  G06F13/4282 ,  G06F2212/283 ,  G06F2212/60 ,  G06F2212/621 ,  G06F2213/0026 ,  G06T1/60 ,  G11C7/1072

Abstract: A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.

Abstract translation: 一种技术，可以在不同缓存一致性域内的代理之间共享信息。 在一个实施例中，图形设备可以使用由一个或多个处理核心使用的一个或多个高速缓存来存储或读取信息，该信息可以由一个或多个处理核心以不影响与该处理核心有关的编程和一致性规则的方式 图形设备。

公开(公告)号：WO2007022375A2

公开(公告)日：2007-02-22

申请号：PCT/US2006/032174

申请日：2006-08-17

Applicant: SUN MICROSYSTEMS, INC. ,  HETHERINGTON, Ricky, C. ,  PHILLIPS, Stephen, E.

Inventor： HETHERINGTON, Ricky, C. ,  PHILLIPS, Stephen, E.

IPC: G06F12/08

CPC classification number: G06F12/0828

Abstract: In one embodiment, a node comprises at least one processor core and a plurality of coherence units. The processor core is configured to generate an address to access a memory location. The address maps to a first coherence plane of a plurality of coherence planes. Coherence activity is performed within each coherence plane independent of other coherence planes, and a mapping of the address space to the coherence planes is independent of a physical location of the addressed memory in a distributed system memory. Each coherence unit corresponds to a respective coherence plane and is configured to manage coherency for the node and for the respective coherence plane. The coherence units operate independent of each other, and a first coherence unit corresponding to the first coherence plane is coupled to receive the address if external coherency activity is needed to complete the access to the memory location.

Abstract translation: 在一个实施例中，节点包括至少一个处理器核心和多个相干单元。 处理器内核配置为生成地址以访问存储器位置。 地址映射到多个相干平面中的第一相干平面。 在每个相干平面内独立于其他相干平面执行相干活动，并且地址空间到相干平面的映射独立于分布式系统存储器中寻址存储器的物理位置。 每个相干单元对应于相应的相干平面并且被配置为管理节点和相应相干平面的相干性。 如果需要外部一致性活动来完成对存储器位置的访问，则相干单元相互独立地操作，并且与第一相干平面相对应的第一相干单元被耦合以接收地址。

公开(公告)号：WO2007013985A1

公开(公告)日：2007-02-01

申请号：PCT/US2006/028245

申请日：2006-07-20

Applicant: SUN MICROSYSTEMS, INC. ,  CYPHER, Robert, E. ,  LANDIN, Anders

Inventor： CYPHER, Robert, E. ,  LANDIN, Anders

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F12/0855

Abstract: A system and method for performing speculative writestream transactions in a computing system. A computing system including a plurality of subsystems has a requesting subsystem configured to initiate a writestream ordered (WSO) transaction to perform a write operation to an entire coherency unit by conveying a WSO request to a home subsystem of the coherency unit. The requester is configured to perform the write operation without first receiving a copy of the coherency unit and complete WSO transactions initiated in the order in which they are initiated. The home subsystem is configured to process multiple WSO transactions directed to a given coherency unit in the order in which they are received. When the requester initiates a WSO transaction to a given coherency unit, the coherency unit is locked. Responsive to receiving the WSO request, the home subsystem conveys a pull request for the write data to the requester. If the requester detects a timeout condition, the requester may cancel the WSO transaction and unlock the coherency unit in the requesting node. The requester may further convey an acknowledgment to the home subsystem indicating no data will be returned. The home subsystem may then treat the WSO transaction as being complete.

Abstract translation: 一种用于在计算系统中执行推测性写入事务的系统和方法。 包括多个子系统的计算系统具有被配置为通过向一致性单元的归属子系统传送WSO请求来发起写入流顺序（WSO）事务以对整个一致性单元执行写入操作的请求子系统。 请求者被配置为执行写入操作，而不首先接收一致性单元的副本，并以其发起的顺序完成发起的WSO事务。 家庭子系统被配置为按照它们被接收的顺序处理指向给定一致性单元的多个WSO事务。 当请求者向给定的一致性单元发起WSO事务时，一致性单元被锁定。 响应于接收到WSO请求，家庭子系统向请求者传送写入数据的拉取请求。 如果请求者检测到超时条件，则请求者可以取消WSO事务并解锁请求节点中的一致性单元。 请求者还可以向家庭子系统发送确认，指示不返回任何数据。 然后，家庭子系统可以将WSO交易视为完成。