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    HARDWARE CANCELLATION MONITOR FOR FLOATING POINT OPERATIONS
    1.
    发明申请
    HARDWARE CANCELLATION MONITOR FOR FLOATING POINT OPERATIONS 审中-公开
    用于浮点操作的硬件消除监视器

    公开(公告)号：WO2017112385A1

    公开(公告)日：2017-06-29

    申请号：PCT/US2016/064544

    申请日：2016-12-02

    Applicant: INTEL CORPORATION

    Inventor： ASTAFEV, Nikita ,  OULD-AHMED-VALL, Elmoustapha

    IPC: G06F7/483 ,  G06F7/499 ,  G06F11/34

    CPC classification number: G06F9/3001 ,  G06F7/483 ,  G06F7/49942 ,  G06F9/30145 ,  G06F2207/483

    Abstract: In an embodiment, a processor includes a plurality of cores, with at least one core including a cancellation monitor unit. The cancellation monitor unit comprises circuitry to: detect an execution of a floating point (FP) instruction in the core, wherein the execution of the FP instruction uses a set of FP inputs and generates an FP output; determine a maximum exponent value associated with the set of FP inputs to the FP instruction; subtract an exponent value of the FP output from the maximum exponent value to obtain an exponent difference; and in response to a determination that the exponent difference meets or exceeds a threshold level, increment a cancellation event count. Other embodiments are described and claimed.

    Abstract translation: 在一个实施例中，处理器包括多个核心，其中至少一个核心包括取消监控单元。 取消监视器单元包括用于检测内核中的浮点（FP）指令的执行的电路，其中FP指令的执行使用一组FP输入并且生成FP输出; 确定与FP指令的该组FP输入相关联的最大指数值; 从最大指数值中减去FP输出的指数值以获得指数差值; 并且响应于指数差异达到或超过阈值水平的确定，增加取消事件计数。 描述并要求保护其他实施例。

    MODAL INTERVAL CALCULATIONS BASED ON DECORATION CONFIGURATIONS
    4.
    发明申请
    MODAL INTERVAL CALCULATIONS BASED ON DECORATION CONFIGURATIONS 审中-公开
    基于装饰配置的模式间隔计算

    公开(公告)号：WO2014028751A1

    公开(公告)日：2014-02-20

    申请号：PCT/US2013/055162

    申请日：2013-08-15

    Applicant: SUNFISH STUDIO, LLC

    Inventor： HAYES, Nathan T.

    IPC: G06F17/00

    CPC classification number: G06F17/10 ,  G06F7/483 ,  G06F7/49942 ,  G06F7/49989

    Abstract: Apparatus performs various modal interval computations, while accounting for various modal interval operand configurations that are not amenable to ordinary computational operations. Upon detecting an exponent field of all 1's, the apparatus adapts various conventions involving leading bits in the fraction field of the modal interval endpoints to return a result having a useful meaning.

    Abstract translation: 装置执行各种模态间隔计算，同时考虑不适合于普通计算操作的各种模式间隔操作数配置。 在检测到所有1的指数字段时，该装置适应涉及模态间隔端点的分数字段中的前导位的各种约定以返回具有有用含义的结果。

    MICROPROCESSOR AND METHOD FOR ENHANCED PRECISION SUM-OF-PRODUCTS CALCULATION ON A MICROPROCESSOR
    5.
    发明申请
    MICROPROCESSOR AND METHOD FOR ENHANCED PRECISION SUM-OF-PRODUCTS CALCULATION ON A MICROPROCESSOR 审中-公开
    微处理器和微处理器产品精度计算的微处理器和方法

    公开(公告)号：WO2011063824A1

    公开(公告)日：2011-06-03

    申请号：PCT/EP2009/008522

    申请日：2009-11-30

    Applicant: RAUBUCH, Martin

    Inventor： RAUBUCH, Martin

    IPC: G06F7/544 ,  G06F7/499 ,  G06F9/30 ,  G06F9/302

    CPC classification number: G06F9/30014 ,  G06F7/49942 ,  G06F7/5443 ,  G06F9/30112 ,  G06F9/30138

    Abstract: A microprocessor (10) comprises at least one general-purpose-register (12) arranged to store and provide a number of destination bits to a multiply unit (14); a control unit (18) adapted to provide at least a multiply-high instruction (20) and a multiply-high- and- accumulate instruction (22) to the multiply unit. The multiply unit is further arranged to receive at least a first and a second source operand (24, 26), each having an associated number of source bits and a sum of the associated numbers of source bits exceeding the number of destination bits, connected to a register-extension cache (28) comprising at least one cache entry arranged to store and provide a number of precision-enhancement bits, and adapted to store a destination portion of a result operand in the general-purpose- register and a precision-enhancement portion of the result operand in the cache entry. The result operand is generated by a multiply-high operation when or by a multiply-high-and-accumulate operation depending on the recieved instruction.

    Abstract translation: 微处理器（10）包括至少一个通用寄存器（12），其被布置为将多个目的地位存储并提供给乘法单元（14）; 适于向乘法单元提供至少一个乘法高精度指令（20）和一个乘法和累加指令（22）的控制单元（18）。 乘法单元还被布置成接收至少第一和第二源操作数（24,26），每个源操作数具有相关联的数量的源比特，并且相关联的数量的源比特的总和超过目的地比特数，连接到 寄存器扩展高速缓存（28），包括至少一个高速缓存条目，其被布置为存储和提供多个精度增强位，并且适于将结果操作数的目的地部分存储在通用寄存器中，并且精度增强 结果操作数的一部分在缓存条目中。 根据接收到的指令，结果操作数是通过乘法运算产生的，也可以通过乘法和累加运算生成。

    行列演算装置
    6.
    发明申请
    行列演算装置 审中-公开
    矩阵运算器件

    公开(公告)号：WO2006126377A1

    公开(公告)日：2006-11-30

    申请号：PCT/JP2006/309111

    申请日：2006-05-01

    Applicant: 松下電器産業株式会社 ,  多田 俊樹

    Inventor： 多田 俊樹

    IPC: G06F17/14

    CPC classification number: G06F7/49942 ,  G06F7/5443 ,  G06F17/16

    Abstract: 　重み付け係数群（２０２ａ）を２のｋ２０１乗倍してから整数化したｋ２０１乗倍重み付け係数群（２０２ｂ）によって、入力に対し重み付けを行うｋ２０１乗重み付け乗算回路（２０２）と、ｋ２０１乗重み付け乗算回路（２０２）の乗算結果に対し、ｋ２０２ビットシフトによってビットシフト乗算処理を行うｋ２０２ビットシフト乗算回路（２０６）と、ｋ２０２ビットシフト乗算回路（２０６）の乗算結果に対し、補正処理値の加算処理を行う補正処理回路（２０７）と、補正処理回路（２０７）の演算結果に対し、四捨五入処理を行う四捨五入処理回路（２０４）と、四捨五入処理回路（２０４）の演算結果に対し、ｎビットシフト（ｎ＝ｋ２０１＋ｋ２０２とする）によってビットシフト除算処理を行うｎビットシフト除算回路（２０５）とを備えるようにし、演算量を削減し回路規模を削減するとともに、演算精度向上を図ることができる行列演算装置を提供する。

    Abstract translation: 矩阵操作装置包括：k201功率加权乘法器电路，用于通过将加权系数（202a）乘以2而获得的k201功率加权系数（202b）的一组加权到k201的功率;以及 对产品进行整形; k202位移乘法器电路，用于对来自第k201功率加权乘法器电路（202）的乘积进行位移乘法k202位移; k202位移乘法电路，用于对 对由k202位移倍增器电路（206）获得的乘积进行校正的值，用于舍入校正电路（207）的运算结果的舍入电路（204）和n比特分频器电路 205），用于通过n位移位（n = k201 + k202）对舍入电路（204）的运算结果进行位移除法。 降低了计算复杂度和电路规模，提高了运算精度。

    INSTRUCTION AND LOGIC FOR DETECTING NUMERIC ACCUMULATION ERROR
    7.
    发明申请
    INSTRUCTION AND LOGIC FOR DETECTING NUMERIC ACCUMULATION ERROR 审中-公开
    用于检测数字累积误差的指令和逻辑

    公开(公告)号：WO2018063705A1

    公开(公告)日：2018-04-05

    申请号：PCT/US2017/049339

    申请日：2017-08-30

    Applicant: INTEL CORPORATION

    Inventor： PARDO, Ilan ,  BEN-KIKI, Oren

    IPC: G06F11/07 ,  G06F7/483

    CPC classification number: G06F9/3001 ,  G06F7/483 ,  G06F7/49942 ,  G06F9/30014 ,  G06F9/30101 ,  G06F9/3016 ,  G06F9/38 ,  G06F9/3865

    Abstract: A processor includes circuitry to decode at least one instruction and an execution unit. The decoded instruction may compute a floating point result. The execution unit includes circuitry to execute the instruction to determine the floating point result, compute the amount of precision lost in a mantissa of the floating point result, compare the amount of precision lost to a numeric accumulation error precision threshold, determine whether a numeric accumulation error occurred based on the comparison, and write a value to a flag. The amount of precision lost corresponds to a plurality of bits lost in the mantissa of the floating point result. The value to be written to the flag may be based on the determination that the numeric accumulation error occurred. The flag may be for notification that the numeric accumulation error occurred.

    Abstract translation: 处理器包括用于解码至少一个指令和执行单元的电路。 解码的指令可以计算浮点结果。 执行单元包括执行指令以确定浮点结果的电路，计算浮点结果的尾数中丢失的精度的量，将失去的精度的量与数字累积错误精度阈值进行比较，确定数字累积 根据比较发生错误，并将值写入标志。 丢失的精度量对应于浮点结果的尾数中丢失的多个比特。 要写入该标志的值可以基于数字累积错误发生的确定。 该标志可能用于通知发生数字累积错误。

    AN APPARATUS AND METHOD FOR PROCESSING FLOATING POINT VALUES
    8.
    发明申请
    AN APPARATUS AND METHOD FOR PROCESSING FLOATING POINT VALUES 审中-公开
    用于处理浮动点值的装置和方法

    公开(公告)号：WO2016207595A1

    公开(公告)日：2016-12-29

    申请号：PCT/GB2016/051421

    申请日：2016-05-17

    Applicant: ARM LIMITED

    Inventor： STEWART, Daryl John ,  GROCUTT, Thomas Christopher

    IPC: G06F7/485 ,  G06F7/499 ,  G06F7/544

    CPC classification number: G06F7/485 ,  G06F5/012 ,  G06F7/49905 ,  G06F7/4991 ,  G06F7/49942 ,  G06F7/5443

    Abstract: An apparatus and method are provided for processing floating point values using an intermediate representation which has significand, exponent and shadow sections. A less significant portion of the exponent of the floating point value defines a range of positions within the significand section where the representation of the significand is to be held. The exponent section holds a representation of a more significant portion of the exponent indicating a selected window of multiple contiguous windows spanning a value range of a format of the floating point value. A first portion of the significand section corresponds to the selected window and a second portion corresponds to an overlap into a further window which is adjacent to and lower in the value range. The shadow section holds values for populating the second portion of the significand section when the representation of the significand of the floating point value is moved to a higher window which is adjacent to and higher in the value range than the selected window. The shadow section allows the selected window to be shifted, such that the summation of multiple values produces the same result independent of the order in which the values are summed.

    Abstract translation: 提供了一种使用具有有效数，指数和阴影部分的中间表示来处理浮点值的装置和方法。 浮点值的指数的不太重要部分定义要保持有效数的表示的有效位数段内的位置范围。 指数部分保持指数的更重要部分的表示，指示跨越浮点值格式的值范围的多个连续窗口的选定窗口。 有效部分的第一部分对应于所选择的窗口，第二部分对应于与值范围相邻且较低的另一窗口的重叠。 当浮点值的有效位数的表示被移动到与所选择的窗口相邻且在值范围内的较高窗口时，阴影部分保持用于填充有效部分的第二部分的值。 阴影部分允许所选择的窗口被移动，使得多个值的求和产生相同的结果，而不依赖于求和值的顺序。

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