公开(公告)号：WO2006051054A2

公开(公告)日：2006-05-18

申请号：PCT/EP2005/055691

申请日：2005-11-02

Applicant: INFINEON TECHNOLOGIES AG ,  HEYNE, Patrick

Inventor： HEYNE, Patrick

IPC: H03K5/156

CPC classification number: H03K5/2481 ,  H03K5/151 ,  H03K5/1565 ,  H03K2005/00228

Abstract: Die Erfindung betrifft eine Verstärkerschaltung und ein Verfahren zur Korrektur des Tastverhältnisses eines differentiellen Taktsignals (CLt, CLc) zu einem gewünschten Wert von 50 % mittels eines ein MOS-Transistorpaar (Tl, T2) aufweisenden Differenzverstärkers (1). Dabei wird das zu korrigierende Taktsignal (CLt, CLc) an einen jeweiligen Gateanschluss des MOS-Transistorpaars (Tl, T2) angelegt, ein differentielles analoges Tastverhältniskorrektursignals (DCt, DCc) durch jeweilige Integration des von jedem MOS-Transistor (Tl, T2) des Differenzverstärkers (1) an seinem Source/Drainanschluss abgegebenen wahren und komplementären Taktsignals (ACLt, ACLc) erzeugt und das so erzeugte differentielle Tastverhältniskorrektursignals (DCt, DCc) jeweils an die elektrisch voneinander getrennten Substratanschlüsse (Sl, S2) des MOS- Transistorpaars (Tl, T2) angelegt, so dass jeweils die Substratspannungen und damit die Einsatzspannungen der MOS- Transistoren (Tl, T2) des Transistorpaars gegensinnig beeinflusst werden.

Abstract translation: 本发明涉及一种放大器电路和用于通过一对MOS晶体管的装置校正的差分时钟信号（CLT，CLC），其具有50％的所期望的值的占空比的方法（TL，T2）差动放大器（1）。 在这种情况下，待校正的时钟信号（CLT，CLC）被提供给MOS晶体管对（T1中，T2）中的相应的栅极端子施加，差分模拟Tastverhältniskorrektursignals（DCT DCC）通过的各MOS晶体管的各自的积分（TL，T2） 传递到其源极/漏极中产生（1）真和互补的时钟信号（ACLT，ACLC）差动放大器，因此产生（DCT DCC）的差动Tastverhältniskorrektursignals的终端（在每种情况下，MOS晶体管对的电分离基板端子（SL，S2）T1中， T2）施加，使得在每种情况下在衬底电压和晶体管对的MOS晶体管（T1中，T2）的阈值电压相对地受影响。

公开(公告)号：WO2006051054A3

公开(公告)日：2006-08-17

申请号：PCT/EP2005055691

申请日：2005-11-02

Applicant: INFINEON TECHNOLOGIES AG ,  HEYNE PATRICK

Inventor： HEYNE PATRICK

IPC: H03K5/00 ,  H03K5/02 ,  H03K5/151 ,  H03K5/156 ,  H03K5/24

CPC classification number: H03K5/2481 ,  H03K5/151 ,  H03K5/1565 ,  H03K2005/00228

Abstract: The invention relates to an amplifying circuit and to a method for correcting the pulse duty factor of a differential clock signal (CLt, CLc) to give a desired value of 50 % using a differential amplifier (1) having an MOS transistor pair (T1, T2). According to said method, the clock signal (CLt, CLc) to be corrected is applied to the respective gate of the MOS transistor pair (T1, T2), and a differential analog pulse duty correction signal (DCt, DCc) is produced by respective integration of the true and complementary clock signal (ACLt, ACLc) emitted by every MOS transistor (T1, T2) of the differential amplifier (1) on its source/drain connection. The differential pulse duty correction signal (DCt, DCc) thereby obtained is applied to the respective electrically insulated substrate connections (S1, S2) of the MOS transistor pair (T1, T2) so that the substrate voltages and the cutoff voltages of the MOS transistors (T1, T2) of the transistor pair are influenced in the opposite direction.

Abstract translation: 本发明涉及一种放大器电路和用于通过一对MOS晶体管的装置校正的差分时钟信号（CLT，CLC），其具有50％的所期望的值的占空比的方法（TL，T2）差动放大器（1）。 在这种情况下，待校正的时钟信号（CLT，CLC）被提供给MOS晶体管对（T1中，T2）中的相应的栅极端子施加，差分模拟Tastverhältniskorrektursignals（DCT DCC）通过的各MOS晶体管的各自的积分（TL，T2） 传递到其源极/漏极中产生（1）真和互补的时钟信号（ACLT，ACLC）差动放大器，因此产生（DCT DCC）的差动Tastverhältniskorrektursignals的终端（在每种情况下，MOS晶体管对的电分离基板端子（SL，S2）T1中， T2），使得在每种情况下，晶体管对的MOS晶体管（T1，T2）的衬底电压以及因此的阈值电压在相反的方向上受到影响。

公开(公告)号：WO2015050865A1

公开(公告)日：2015-04-09

申请号：PCT/US2014/058290

申请日：2014-09-30

Applicant: HUAWEI TECHNOLOGIES CO., LTD. ,  FUTUREWEI TECHNOLOGIES, INC.

Inventor： CHONG, Euhan

IPC: H03K3/03

CPC classification number: H03K3/0322 ,  H03K2005/00228

Abstract: A ring oscillator comprising three or more delay cells, each of which comprises a plurality of differential input leads and a differential output lead, wherein each of the plurality of differential input leads comprises one or more inverters, wherein the three or more delay cells are inter-connected forming a plurality of loop paths, wherein each loop path connects the differential output lead of each delay cell to a corresponding differential input lead of another delay cell, wherein each loop path provides an inverter strength determined by a number of inverters in a corresponding differential input lead of each delay cell, wherein the plurality of loop paths are configured to generate an oscillating signal with an operating frequency, and wherein the operating frequency is tunable by digitally adjusting one or more inverter strengths in one or more of the plurality of loop paths.

Abstract translation: 一种环形振荡器，包括三个或更多个延迟单元，每个延迟单元包括多个差分输入引线和差分输出引线，其中多个差分输入引线中的每一个包括一个或多个反相器，其中三个或更多个延迟单元是互相 连接形成多个环路径，其中每个环路路径将每个延迟单元的差分输出引线连接到另一延迟单元的对应差分输入引线，其中每个环路径提供由对应的多个逆变器确定的反相器强度 每个延迟单元的差分输入引线，其中所述多个环路径被配置为产生具有工作频率的振荡信号，并且其中所述工作频率可通过数字调节所述多个回路中的一个或多个中的一个或多个逆变器强度来调节 路径。