公开(公告)号：WO2015179198A1

公开(公告)日：2015-11-26

申请号：PCT/US2015/030711

申请日：2015-05-14

Applicant: QUALCOMM INCORPORATED

Inventor： WIETFELDT, Richard, Dominic

IPC: H04W48/18 ,  H04W60/00 ,  H04W88/06

CPC classification number: H04W8/183 ,  G06F13/4004 ,  H04J3/04 ,  H04W88/06 ,  H04W92/10 ,  Y02D10/14 ,  Y02D10/151 ,  Y10T29/49119

Abstract: Systems and methods for multiple network access by mobile computing devices are disclosed. In one embodiment, a data bus (60) is used to couple multiple baseband processor endpoints (66, 68) to multiple network access cards (62), such that each baseband processor endpoint may communicate over the data bus to any of the network access cards. Modems (66) and application processor (68) operate as a baseband processor endpoint. EIn an exemplary, non-limiting embodiment, the baseband processor endpoint comprises a modem (66) and the network access cards are subscriber interface module (SIM) cards or universal integrated circuit cards (UICCs). In an exemplary embodiment, bus interfaces (64) may append an address to data placed on the data bus (60) and may place data on the data bus (60) according to a time division multiplex (TDM) protocol. By allowing each of the baseband processor endpoints to use any of the network access cards, different networks may be used for different purposes by the mobile computing device. Further, the use of a single bus in this manner may allow for greater scalability, while also saving pin count, silicon area, board area, and power consumption within the computing device. Such savings ultimately improve the cost of the device.

Abstract translation: 公开了用于移动计算设备的多网络接入的系统和方法。 在一个实施例中，数据总线（60）用于将多个基带处理器端点（66,68）耦合到多个网络接入卡（62），使得每个基带处理器端点可以通过数据总线通信到任何网络接入 牌。 调制解调器（66）和应用处理器（68）作为基带处理器端点工作。 在示例性的非限制性实施例中，基带处理器端点包括调制解调器（66），并且网络接入卡是用户接口模块（SIM）卡或通用集成电路卡（UICC）。 在示例性实施例中，总线接口（64）可以将地址附加到放置在数据总线（60）上的数据，并且可以根据时分复用（TDM）协议将数据放置在数据总线（60）上。 通过允许每个基带处理器端点使用任何网络接入卡，移动计算设备可以将不同的网络用于不同的目的。 此外，以这种方式使用单个总线可以允许更大的可扩展性，同时还在计算设备内节省引脚数，硅面积，电路板面积和功耗。 这样的节省最终可以提高设备的成本。

公开(公告)号：WO02054648A2

公开(公告)日：2002-07-11

申请号：PCT/US2001/050011

申请日：2001-12-31

IPC: G06F13/00 ,  H03L7/081 ,  H03L7/087 ,  H04J3/04 ,  H04J3/06 ,  H04L7/033 ,  H04L7/04 ,  H04L12/56 ,  H04L25/14 ,  H04L29/06 ,  H04L

CPC classification number: H03L7/0814 ,  H03L7/087 ,  H03L2207/14 ,  H04J3/04 ,  H04J3/0602 ,  H04L7/0337 ,  H04L7/04 ,  H04L25/14 ,  H04L69/14 ,  H04L69/22

Abstract: Systems and methods for de-skewing parallel data lines using at least one extra channel in parallel to the parallel data lines to carry data for comparing to data on the parallel data lines.

Abstract translation: 使用与并行数据线并联的至少一个额外信道来使并行数据线去偏斜的系统和方法，以携带用于与并行数据线上的数据进行比较的数据。

公开(公告)号：WO2014082072A1

公开(公告)日：2014-05-30

申请号：PCT/US2013/071967

申请日：2013-11-26

Applicant: ADC TELECOMMUNICATIONS, INC.

Inventor： ZAVADSKY, Dean ,  FORLAND, Jody ,  FISCHER, Larry G. ,  WALA, Philip M.

IPC: H04L29/02 ,  H04L29/10

CPC classification number: H04L5/0085 ,  H04J3/04 ,  H04J3/16 ,  H04W72/12

Abstract: A serial link interface unit includes serialized data stream interfaces configured to receive a serialized data stream having a data rate and set of timeslots; an aggregate serialized data stream interface configured to communicate an aggregate serialized data stream having aggregate data rate and plurality of aggregate timeslot sets each coming sequentially in time, wherein a second aggregate timeslot set comes after a first aggregate timeslot set; and wherein the serial link interface unit interleaves data from the different serialized data streams received at the plurality of first interfaces by mapping data from a first timeslot from each different serialized data stream to the first aggregate timeslot set in the aggregate serialized data stream and mapping data from a second timeslot from each different serialized data stream to the second aggregate timeslot set in the aggregate serialized data stream.

Abstract translation: 串行链路接口单元包括被配置为接收具有数据速率和时隙集合的串行数据流的串行数据流接口; 聚合序列化数据流接口，被配置为传送具有聚合数据速率和多个聚合时隙集合的聚合序列化数据流，每个聚合时隙集合在时间上顺序地进行，其中第二聚合时隙集合在第一聚合时隙集合之后; 并且其中所述串行链路接口单元通过将来自每个不同序列化数据流的第一时隙的数据映射到所述聚合序列化数据流中设置的所述第一聚合时隙并映射数据，从而在所述多个第一接口处接收的不同序列化数据流中的数据进行交织 从第二时隙从每个不同的序列化数据流到在聚合序列化数据流中设置的第二聚合时隙。

公开(公告)号：WO2010134744A3

公开(公告)日：2011-03-03

申请号：PCT/KR2010003135

申请日：2010-05-18

Applicant: SAMSUNG ELECTRONICS CO LTD

Inventor： JUNG HEE-WON ,  PARK SEUNG-GUN ,  LEE GI-SANG ,  KOH JUN-HO ,  LEE SANG-MOOK ,  ZHIDKOV SERGEY

IPC: G10L19/00 ,  G11B20/10

CPC classification number: H04J3/04 ,  H03M13/09 ,  H03M13/096 ,  H03M13/15 ,  H03M13/27 ,  H03M13/2936 ,  H03M13/2957 ,  H03M13/6356 ,  H04J3/24 ,  H04L1/0041 ,  H04L1/007

Abstract: An encoder includes: a precoder for encoding an input information object according to a preset encoding scheme and storing the encoded information object in a precoder buffer; a sample number/address generation unit for generating a sample number of each sample and an address, which corresponds to each bit of each sample and the address of the precoder buffer; a multiplexer for selecting a bit of the precoder buffer corresponding to the address generated by the sample number/address generation module; a sampling buffer for storing a bit of each sample output from the multiplexer; a control packet generation module for generating a control packet including information on the sample number generated by the sample number/address generation module; a packet assembling unit for assembling the sample stored in the sampling buffer with the control packet generated by the control data generation module; and a modulation module for modulating the packet output from the packet assembling unit into a sound signal according to a preset scheme.

Abstract translation: 编码器包括：预编码器，用于根据预设编码方案对输入信息对象进行编码，并将编码信息对象存储在预编码器缓冲器中; 用于生成每个采样的采样数和对应于每个采样的每个位和预编码器缓冲器的地址的地址的采样号/地址生成单元; 多路复用器，用于选择对应于由样本号/地址生成模块生成的地址的预编码器缓冲器的位; 采样缓冲器，用于存储来自所述多路复用器的每个采样输出的位; 控制分组生成模块，用于生成包含由样本号码/地址生成模块生成的样本号的信息的控制分组; 分组组合单元，用于将存储在采样缓冲器中的样本与由控制数据生成模块生成的控制分组组合; 以及调制模块，用于根据预设方案将从分组组装单元输出的分组调制成声音信号。

公开(公告)号：WO03036341A9

公开(公告)日：2003-10-30

申请号：PCT/IB0204334

申请日：2002-10-18

Applicant: CEYBA CORP ,  BHALLA KETAN ,  LORTIE ANDRE ,  EDGINTON KYLE ,  MOSER JAMES ,  REFAI-AHMED GAMAL ,  NADEAU MARC ,  SAUNDERS ROSS ,  CHOONG LEE SHYUE

Inventor： BHALLA KETAN ,  LORTIE ANDRE ,  EDGINTON KYLE ,  MOSER JAMES ,  REFAI-AHMED GAMAL ,  NADEAU MARC ,  SAUNDERS ROSS ,  CHOONG LEE SHYUE

IPC: H04J3/04 ,  H04J3/16 ,  H04J14/02 ,  H04Q11/00 ,  H04Q11/04 ,  G02B6/00

CPC classification number: H04J14/02 ,  H04J3/04 ,  H04J3/1611 ,  H04J2203/0025 ,  H04J2203/0026 ,  H04Q11/0071

Abstract: A field reconfigurable muxponder (10) for use in an optical transport system. The muxponder (10) includes one or more tributary cards (12), where each tributary card (12) is adapted to receive an optical data signal (21) and conditions the optical data signal into an intermediate data signal (25) constituted in accordance with a tributary interface format. In this way, the muxponder (10) is able to aggregate optical data signals having different protocols and/or different data rates. The muxponder (10) further includes a chassis (14) that is adapted to receive a predefined number of tributary cards (12) and outputs an optical system signal (29) independently from the availability of the optical data signals from the tributary cards. The tributary cards (12) and the chassis (14) integrally form one line card.

Abstract translation: 一种用于光学传输系统的场可重构复用应答器（10）。 复制应答器（10）包括一个或多个辅助卡（12），其中每个辅助卡（12）适于接收光学数据信号（21），并且将光学数据信号调节成根据相应的构成的中间数据信号（25） 具有支流接口格式。 以这种方式，复用应答器（10）能够聚合具有不同协议和/或不同数据速率的光数据信号。 复用器（10）还包括适于接收预定数量的辅助卡（12）并且独立于来自辅助卡的光数据信号的可用性而输出光学系统信号（29）的底盘（14）。 辅助卡（12）和底盘（14）整体地形成一个线卡。

公开(公告)号：WO2012145165A2

公开(公告)日：2012-10-26

申请号：PCT/US2012/032055

申请日：2012-04-04

Applicant: GOOGLE INC. ,  KOLEY, Bikash ,  VUSIRIKALA, Vijayanand ,  LIU, Hong

Inventor： KOLEY, Bikash ,  VUSIRIKALA, Vijayanand ,  LIU, Hong

IPC: H04J14/06 ,  H04J14/08 ,  H04J14/02

CPC classification number: H04Q11/0005 ,  H04B10/5051 ,  H04B10/5053 ,  H04B10/5161 ,  H04B10/541 ,  H04B10/5561 ,  H04J3/04 ,  H04J3/0602 ,  H04J3/0685 ,  H04J14/0279 ,  H04J14/0298 ,  H04J14/06 ,  H04L27/34 ,  H04L27/36 ,  H04Q2011/0045 ,  H04Q2213/13361

Abstract: Aspects of the invention provide transmitters (1102) and receivers (1104) for managing multiple optical signals. High order modulation, such as phase and/or amplitude modulation, is used to achieve multiple bits per symbol by transporting multiple asynchronous data streams in an optical transport system (100). One or more supplemental multiplexing techniques such as time division multiplexing, polarization multiplexing and sub-carrier multiplexing may be used in conjunction with the high order modulation processing. This may be done in various combinations to realize a highly spectrally efficient multi-data stream transport mechanism. The system receives a number of asynchronous signals which are unframed (102) and synchronized (104), and then reframed (106) and tagged (108) prior to the high order modulation (112). Differential encoding (110) may also be performed. Upon reception of the multiplexed optical signal, the receiver circuitry (116) may employ either direct detection without a local oscillator or coherent detection with a local oscillator.

Abstract translation: 本发明的各方面提供了用于管理多个光信号的发射机（1102）和接收机（1104）。 使用诸如相位和/或幅度调制的高阶调制来通过在光学传输系统（100）中传送多个异步数据流来实现每个符号的多个比特。 可以结合高阶调制处理使用一个或多个补充复用技术，例如时分复用，偏振复用和副载波复用。 这可以以各种组合来实现，以实现高频谱效率的多数据流传输机制。 系统接收多个异步信号，这些异步信号是非帧（102）同步（104），然后在高阶调制之前被重构（106）和标记（108）（112）。 还可以执行差分编码（110）。 在接收到复用的光信号之后，接收机电路（116）可以采用无本地振荡器的直接检测或本地振荡器的相干检测。

公开(公告)号：WO2005036750A1

公开(公告)日：2005-04-21

申请号：PCT/EP2004/011220

申请日：2004-10-07

Applicant: SIEMENS AKTIENGESELLSCHAFT ,  BANGERT, Joachim ,  SIEMERS, Christian

Inventor： BANGERT, Joachim ,  SIEMERS, Christian

IPC: H03K19/177

CPC classification number: H03K19/1737 ,  H04J3/04

Abstract: Konfigurierbare Logikschaltungsanordnung mit wenigstens einem Multiplexer zum Schalten von logischen Signalen, der einen oder mehrere Dateneingänge und einen oder mehrere Steuersignaleingänge umfasst, wobei der wenigstens eine Multiplexer (8, 12, 13) mittels eines oder mehrerer externer Steuersignalgeberelemente der Schaltungsanordnung laufzeitvariant während des Betriebs der Schaltung mittels an die Steuereingänge anlegbarer Konfiguriersignale konfigurierbar ist und an die Dateneingänge anlegbare logische Signale laufzeitvariant während des Betriebs der Schaltung weiterleitet.

Abstract translation: 与至少一个多路复用器的可配置逻辑电路布置为逻辑信号的开关，其包括一个或多个数据输入和一个或多个控制信号的输入，所述电路的操作过程中的至少一个多路复用器（8，12，13）由该电路结构术语变体的一个或多个外部控制信号发生器单元的装置 其可被施加到控制输入Konfiguriersignale是可配置的，并且可以施加到数据输入端的逻辑信号术语变体装置电路的操作期间通过。

公开(公告)号：WO2005018120A1

公开(公告)日：2005-02-24

申请号：PCT/US2004/026563

申请日：2004-08-12

Applicant: TEKNOVUS, INC. ,  WOJTOWICZ, Jaroslaw

Inventor： WOJTOWICZ, Jaroslaw

IPC: H04J3/04

CPC classification number: H04J3/22 ,  H04J3/04 ,  H04J3/047

Abstract: One embodiment of the present invention provides a system that facilitates multiplexing low-speed Ethernet channels onto a high-speed channel. During operation, the system receives a number of low-speed Ethernet channels. Next, the system derives N bit streams from the number of low-speed Ethernet channels, and feeds each bit stream to an input of a serializer, which is conventionally used to serialize bits from a single channel. Each input of the serializer comprises one bit of an N -bit-wide parallel input bus, and the data rate of the serializer output matches the data rate of the high-speed channel. The system then transmits the output of the serializer onto the high-speed channel.

Abstract translation: 本发明的一个实施例提供了一种有助于将低速以太网信道复用到高速信道上的系统。 在运行过程中，系统接收多个低速以太网通道。 接下来，该系统从低速以太网信道的数量中导出N个比特流，并将每个比特流馈送到串行器的输入，该串行器通常用于串行化来自单个信道的比特。 串行器的每个输入包括一个N位宽并行输入总线的一位，串行器输出的数据速率与高速通道的数据速率相匹配。 然后系统将串行器的输出传输到高速通道上。

公开(公告)号：WO2004062201A1

公开(公告)日：2004-07-22

申请号：PCT/US2003/039892

申请日：2003-12-16

Applicant: TRANSWITCH CORPORATION

Inventor： CHONAN, Harpreet, S. ,  ROUAUD, Christophe

IPC: H04L12/28

CPC classification number: H04J3/04 ,  H04J3/1617 ,  H04J2203/0069 ,  H04J2203/0094 ,  Y10S370/907

Abstract: Methods and apparatus for the hardware implementation of virtual concatenation and link capacity adjustment over SONET/SDH frames include providing a state machine on chip with a SONET/SDH mapper and providing means whereby a plurality of members of a VCG can share the same state machine. The apparatus of the invention preferably includes a time wheel for granting access to the single state machine and memory for storing state information for each of the VCG members. According to the presently preferred embodiment, the invention is implemented on chip with an OC-3 Ethernet mapper. Up to eighty-four VCG members share the same state machine and memory is provided on the chip for maintaining the state information for eighty-four VCG members. Fifteen bits are used to store the state information for each VCG member in low order and seventeen bits are used to store the state information for each VCG member in high order.

Abstract translation: 用于通过SONET / SDH帧进行虚级联和链路容量调整的硬件实现的方法和装置包括：使用SONET / SDH映射器提供芯片上的状态机，并提供由VCG的多个成员共享相同状态机的装置。 本发明的装置优选地包括用于准许访问单个状态机的时间轮和用于存储每个VCG成员的状态信息的存储器。 根据当前优选的实施例，本发明使用OC-3以太网映射器在芯片上实现。 多达八十四个VCG成员共享相同的状态机，芯片上提供了内存，用于维护八十四个VCG成员的状态信息。 十五位用于以低位存储每个VCG成员的状态信息，十七位用于以高阶存储每个VCG成员的状态信息。

公开(公告)号：WO2014198156A1

公开(公告)日：2014-12-18

申请号：PCT/CN2014/075648

申请日：2014-04-17

Applicant: 中兴通讯股份有限公司

Inventor： 程宁 ,  董伟杰 ,  王欣

IPC: H04Q11/00

CPC classification number: H04J3/04

Abstract: 本发明公开了一种共享光模块的方法和系统，在OLT与ONU之间设置有光模块共享装置；所述方法包括上行传输步骤和下行传输步骤的至少其中之一；所述下行步骤包括：所述光模块共享装置将一路第一下行Serdes信号转换为多路第二下行Serdes信号，并各路所述第二下行Serdes信号传输给相应的所述ONU；所述上行传输步骤包括：所述光模块共享装置将多个所述ONU发送的上行Serdes信号分时向所述OLT发送。