公开(公告)号：WO2016046820A1

公开(公告)日：2016-03-31

申请号：PCT/IL2015/050959

申请日：2015-09-21

Applicant: SPONDOOLIES TECH LTD.

Inventor： MANN, Omri ,  SHTEINGART, Zvi ,  GILBOA, Assaf ,  LEVIN, Kobi ,  COREM, Guy

IPC: G06Q20/36 ,  G06Q20/06 ,  G06Q20/38 ,  G06F17/30 ,  H04L9/00 ,  G06F17/10

CPC classification number: G06Q20/0655 ,  G06F17/30949 ,  G06Q20/3672 ,  G06Q2220/00 ,  G09C1/00 ,  H04L9/0637 ,  H04L9/0643 ,  H04L9/3239 ,  H04L9/3247 ,  H04L2209/122 ,  H04L2209/125 ,  H04L2209/38 ,  H04L2209/56

Abstract: A method and system for sharing hash calculations across N parallel mining threads, the method comprising: finding N Merkle root hash values that have identical marginal portions of a predetermined size, calculating a corresponding mid-state hash for each of the N Merkle root hash values, and transmitting the N Merkle root hash values along with the corresponding mid-state values to the N parallel mining threads.

Abstract translation: 一种用于跨N个并行挖掘线程共享哈希计算的方法和系统，所述方法包括：找到具有预定大小的相同边缘部分的N个Merkle根哈希值，为N个Merkle根哈希值中的每一个计算相应的中间状态哈希值 并且将N个Merkle根散列值以及相应的中间状态值发送到N个并行挖掘线程。

公开(公告)号：WO2015179942A1

公开(公告)日：2015-12-03

申请号：PCT/CA2014/000461

申请日：2014-05-27

Applicant: TSX INC.

Inventor： TRUTA, Cosmin

IPC: G06F7/00 ,  G06F7/48 ,  G06F9/38

CPC classification number: G06F9/30029 ,  G09C1/00 ,  H04L9/0643 ,  H04L2209/125

Abstract: Input data can be split into data components that can each have a length equal to a machine word size of a processor capable of parallel processing. Hash components can be selected to have a length equal to the length of the data components. A bitwise hashing function can be performed, in which each data component is hashed with a respective different one of the hash components. A representation of the hash components can be output as the hash. The bitwise hashing function can include an exclusive-or operation and a multiplication and can be a modified Fowler-Noll-Vo hashing function, such as a modified FNV-1a function.

Abstract translation: 输入数据可以分成数据组件，每个数据组件的长度等于能够并行处理的处理器的机器字大小。 可以选择哈希组件的长度等于数据组件的长度。 可以执行按位散列函数，其中每个数据组件与各个不同的散列组件一起散列。 散列组件的表示可以作为散列输出。 按位散列函数可以包括异或运算和乘法，并且可以是修改的Fowler-Noll-Vo哈希函数，例如修改的FNV-1a功能。

公开(公告)号：WO2014051735A1

公开(公告)日：2014-04-03

申请号：PCT/US2013/045465

申请日：2013-06-12

Applicant: INTEL CORPORATION

Inventor： WOLRICH, Gilbert M. ,  YAP, Kirk S. ,  GUILFORD, James D. ,  GOPAL, Vinodh ,  GULLEY, Sean M.

IPC: G06F9/46 ,  G06F9/38

CPC classification number: G09C1/00 ,  G06F9/30007 ,  H04L9/0643 ,  H04L2209/125

Abstract: A processor includes a first execution unit to receive and execute a first instruction to process a first part of secure hash algorithm 256 (SHA256) message scheduling operations, the first instruction having a first operand associated with a first storage location to store a first set of message inputs and a second operand associated with a second storage location to store a second set of message inputs. The processor further includes a second execution unit to receive and execute a second instruction to process a second part of the SHA256 message scheduling operations, the second instruction having a third operand associated with a third storage location to store an intermediate result of the first part and a third set of message inputs and a fourth operand associated with a fourth storage location to store a fourth set of message inputs.

Abstract translation: 处理器包括第一执行单元，用于接收和执行第一指令以处理安全散列算法256（SHA256）消息调度操作的第一部分，所述第一指令具有与第一存储位置相关联的第一操作数，以存储第一组 消息输入和与第二存储位置相关联的第二操作数，以存储第二组消息输入。 所述处理器还包括第二执行单元，用于接收和执行用于处理所述SHA256消息调度操作的第二部分的第二指令，所述第二指令具有与第三存储位置相关联的第三操作数，以存储所述第一部分的中间结果;以及 第三组消息输入和与第四存储位置相关联的第四操作数，以存储第四组消息输入。

公开(公告)号：WO2013006030A1

公开(公告)日：2013-01-10

申请号：PCT/MY2012/000141

申请日：2012-06-22

Applicant: MIMOS BERHAD ,  MOHAMAD YUSRI, Bin Mohamad Yusof ,  SMRUTI, Santosh Palai ,  DEVI, Prasad

Inventor： MOHAMAD YUSRI, Bin Mohamad Yusof ,  SMRUTI, Santosh Palai ,  DEVI, Prasad

IPC: H04L9/06

CPC classification number: H04L9/0618 ,  G09C1/00 ,  H04L2209/125

Abstract: The present invention provides a bi-delta network for distributing bits through bit distribution (BDST) instruction fiOm an input to an output of the bi-dclta network. The network comprises a control delta network constituting a forward path of a delta network for receiving an n-bits data from a bitmask register; a data delta network constituting a reverse path of said delta network for n-bits data from a source register; and a plurality of control generation stages between the control delta network and the data delta network, wherein each stage operationally receives inputs from inputs of stage m of the control delta network and generates control signals for switches in stage m of both networks, m represents a stage number stalling from 1 to log2(n). A method for distributing bits is also provided.

Abstract translation: 本发明提供了一种用于通过位分配（BDST）指令将比特分配到双向网络的输出的输入的双delta网络。 网络包括构成增量网络的前向路径的控制增量网络，用于从位掩码寄存器接收n位数据; 数据增量网络，构成来自源寄存器的n比特数据的所述增量网络的反向路径; 以及控制增量网络和数据增量网络之间的多个控制生成级，其中每个级可操作地从控制增量网络的阶段m的输入接收输入，并为两个网络的阶段m中的交换机生成控制信号，m表示 舞台号从1停顿到log2（n）。 还提供了分配比特的方法。

公开(公告)号：WO2009087972A1

公开(公告)日：2009-07-16

申请号：PCT/JP2009/000065

申请日：2009-01-09

Applicant: 日本電気株式会社 ,  北陸日本電気ソフトウェア株式会社 ,  洲崎智保 ,  角尾幸保 ,  久保博靖 ,  茂真紀 ,  齊藤照夫 ,  川幡剛嗣 ,  中嶋浩貴

Inventor： 洲崎智保 ,  角尾幸保 ,  久保博靖 ,  茂真紀 ,  齊藤照夫 ,  川幡剛嗣 ,  中嶋浩貴

IPC: G09C1/00

CPC classification number: H04L9/0625 ,  H04L2209/125 ,  H04L2209/24

Abstract: 　データ送信装置１００は、送信データに暗号化処理を施し、得られた第一変換データにフェイステル構造の暗号化処理を施し、得られた第二変換データに、第一の暗号化処理とは逆関数の関係にある処理を施す。第一変換部１０５は、送信データをＮ個（Ｎは３以上の数）の分割送信データに分割し、分割送信データに演算処理を施して少なくともＮ個の演算処理データを生成し、生成されたＮ個の演算処理データを結合して第一変換データを生成する。第一変換部１０５は、Ｎ個の分割送信データの中から一対をなす第一および第二の分割送信データを選択し、第一の分割送信データと拡大鍵データとに論理演算を施して第一の演算結果を生成するとともに、第二の分割送信データと第一の演算結果とに排他的論理和演算を施して演算処理データの一つを生成し、生成された演算処理データと拡大鍵データとに論理演算を施して第二の演算結果を生成するとともに、Ｎ個の分割送信データの中から選択された第三の分割送信データと第二の演算結果とに排他的論理和演算を施して前記演算処理データの一つを生成する。

Abstract translation: 数据发送装置（100）对发送数据进行加密处理，对获得的第一转换数据应用具有Feistel结构的加密处理，并将与第一加密处理的反函数关系的处理应用于获得的第二转换数据 。 第一转换部（105）将发送数据分割为分割发送数据的N个数（N为3以上的数），对分割后的发送数据进行运算处理，生成至少N个运算处理数据，组合 N个生成的操作处理数据以产生第一转换数据。 第一转换部（105）从N个分割发送数据中选择一对第一分割发送数据和第二分割发送数据，对第一分割发送数据和扩展密钥数据进行逻辑运算，生成第一运算结果， OR运算到第二分割发送数据和第一操作结果以生成一组操作处理数据，对所生成的操作处理数据和扩展密钥数据应用逻辑运算以产生第二操作结果，并且将异或运算 从N个分割发送数据中选择的第三分割发送数据和第二操作结果生成一组操作处理数据。

公开(公告)号：WO2009059991A1

公开(公告)日：2009-05-14

申请号：PCT/EP2008/064981

申请日：2008-11-05

Applicant: TEXAS INSTRUMENTS DEUTSCHLAND GMBH ,  INGIMUNDARSON, Ami ,  BAUMANN, Adolf

Inventor： INGIMUNDARSON, Ami ,  BAUMANN, Adolf

IPC: H04L9/32 ,  H04L9/06

CPC classification number: H04L9/0637 ,  H04L9/0625 ,  H04L9/0643 ,  H04L2209/125 ,  H04L2209/20

Abstract: An electronic device for encrypting and decrypting data blocks of a message having n data blocks in accordance with the data encryption standard (DES) is provided. The electronic device has a first data processing channel having a first processing stage for performing encryption and decryption of data blocks of a predefined length, and a first input data buffer coupled to a data input and to the first processing stage, and a second data processing channel having a second processing stage for performing encryption and decryption of data blocks, a second data input buffer coupled to an output of the first processing stage and to the second processing stage. The electronic device also has a control stage (FSM) for controlling the first processing stage and the second processing stage, so as to perform an encryption or decryption step with the second processing stage on an encrypted/decrypted data block output from the first processing stage. The control stage is adapted to control the first processing stage to perform data encryption or decryption according to the data encryption standard on each block and to control the second processing stage to compute a message authentication code over the encrypted or decrypted message received from the first processing stage block-by-block.

Abstract translation: 提供了一种用于根据数据加密标准（DES）对具有n个数据块的消息的数据块进行加密和解密的电子设备。 电子设备具有第一数据处理通道，其具有用于执行预定长度的数据块的加密和解密的第一处理级，以及耦合到数据输入和第一处理级的第一输入数据缓冲器，以及第二数据处理 通道具有用于执行数据块的加密和解密的第二处理级，耦合到第一处理级的输出和第二处理级的第二数据输入缓冲器。 电子设备还具有用于控制第一处理级和第二处理级的控制级（FSM），以便在从第一处理级输出的加密/解密数据块上执行与第二处理级的加密或解密步骤 。 控制级适于控制第一处理级，以根据每个块上的数据加密标准执行数据加密或解密，并且控制第二处理级，以通过从第一处理接收的加密或解密消息来计算消息认证码 逐块逐块。

公开(公告)号：WO2008121734A1

公开(公告)日：2008-10-09

申请号：PCT/US2008/058505

申请日：2008-03-27

Applicant: INTEL CORPORATION ,  GOPAL, Vinodh ,  WOLRICH, Gilbert ,  FEGHALI, Wajdi ,  OZTURK, Erdinc ,  YAP, Kirk S.

Inventor： GOPAL, Vinodh ,  WOLRICH, Gilbert ,  FEGHALI, Wajdi ,  OZTURK, Erdinc ,  YAP, Kirk S.

IPC: H04L9/14

CPC classification number: H04L9/0631 ,  G06F9/30007 ,  H04L2209/125

Abstract: The speed at which encrypt and decrypt operations may be performed in a general purpose processor is increased by providing a separate encrypt data path and decrypt data path. With separate data paths, each of the data paths may be individually optimized in order to reduce delays in a critical path. In addition, delays may be hidden in a non-critical last round.

Abstract translation: 可以通过提供单独的加密数据路径和解密数据路径来增加在通用处理器中执行加密和解密操作的速度。 利用单独的数据路径，可以单独优化每个数据路径以减少关键路径中的延迟。 此外，延迟可能隐藏在非关键的最后一轮。

公开(公告)号：WO2008026623A1

公开(公告)日：2008-03-06

申请号：PCT/JP2007/066731

申请日：2007-08-29

Applicant: ソニー株式会社 ,  渋谷 香士 ,  白井 太三 ,  秋下 徹 ,  盛合 志帆

Inventor： 渋谷 香士 ,  白井 太三 ,  秋下 徹 ,  盛合 志帆

IPC: G09C1/00 ,  H04L9/06

CPC classification number: H04L9/002 ,  G09C1/00 ,  H04L9/0625 ,  H04L2209/122 ,  H04L2209/125

Abstract: 複数の異なるＦ関数を適用した暗号処理を効率的に実行する構成を提供する。異なるＦ関数を選択的に適用したラウンド演算による暗号処理を実行する構成において、Ｆ関数の各々に対応する入力値と出力値または中間値とを対応付けた複数のＦ関数対応テーブルをメモリに格納し、予め規定された暗号処理シーケンスに従って、各ラウンドのＦ関数に対応するアドレスを適用してメモリからＦ関数対応テーブルを読み込み、テーブル参照に基づいて入力値に対する出力値または中間値を取得して、各Ｆ関数に従ったデータ変換結果を得る。

Abstract translation: 提供了一种用于有效地执行采用多个不同F功能的加密处理的配置。在配置执行中，通过选择性地使用不同F功能的循环操作的加密处理，存储器包含多个F函数相关表，其中输入 值，输出值和中间值与F功能中的每一个相关。 根据预定的加密序列，应用与每轮F函数对应的地址从存储器读取F函数相关表。 通过参考该表，获得与输入值相对应的输出值或中间值，并且获得基于每个F函数的数据转换结果。

公开(公告)号：WO2007044239A3

公开(公告)日：2007-11-08

申请号：PCT/US2006037861

申请日：2006-09-29

Applicant: NEOPOST TECHNOLOGIES ,  KRESINA ROMAN

Inventor： KRESINA ROMAN

IPC: H04L9/00

CPC classification number: H04L9/3265 ,  H04L63/0428 ,  H04L63/068 ,  H04L63/0823 ,  H04L63/166 ,  H04L69/40 ,  H04L2209/125 ,  H04L2209/56

Abstract: A secure gateway includes a TLS server for authenticating connecting devices, a connection manager for routing requests from the TLS server to service provider adapters, and a key management system for providing key management functions, wherein when a device provides a manufacturing certificate to one or more servers of the gateway, servers identify the device as authentic by validating that the manufacturing certificate provided is signed by the same root that has signed the servers its own certificate.

Abstract translation: 安全网关包括用于认证连接设备的TLS服务器，用于将来自TLS服务器的请求路由到服务提供商适配器的连接管理器，以及用于提供密钥管理功能的密钥管理系统，其中当设备向一个或多个 服务器通过验证所提供的制造证书是由已在服务器上签名自己的证书的相同根签署的，服务器将设备标识为可信。

公开(公告)号：WO2005101975A9

公开(公告)日：2006-09-28

申请号：PCT/IL2005000429

申请日：2005-04-21

Applicant: FORTRESS GB LTD ,  GRESSEL CARMI DAVID ,  SLOBODKIN MICHAEL ,  GRANOT RAN ,  KROTMAN ROY ,  BICK YEHONATAN ,  FITERMAN MARK ,  VAGO GABRIEL ,  INGHER AMIR ,  APPLE UZI

Inventor： GRESSEL CARMI DAVID ,  SLOBODKIN MICHAEL ,  GRANOT RAN ,  KROTMAN ROY ,  BICK YEHONATAN ,  FITERMAN MARK ,  VAGO GABRIEL ,  INGHER AMIR ,  APPLE UZI

IPC: G06F7/58

CPC classification number: G06F7/582 ,  G06F7/584 ,  H04L9/0668 ,  H04L9/12 ,  H04L2209/046 ,  H04L2209/125

Abstract: Systems and methods are disclosed, especially designed for very compact hardware implementations, to generate random number strings with a high level of entropy at maximum speed. For immediate deployment of software implementations, certain permutations have been introduced to maintain the same level of unpredictability which is more amenable to hi-level software programming, with a small time loss on hardware execution; typically when hardware devices communicate with software implementations. Particular attention has been paid to maintain maximum correlation immunity, and to maximize non-linearity of the output sequence. Good stream ciphers are based on random generators which have a large number of secured internal binary variables, which lead to the page synchronized stream ciphering. The method for parsed page synchronization which is presented is especially valuable for Internet applications, where occasionally frame sequences are often mixed. The large number of internal variables with fast diffusion of individual bits wherein the masked message is fed back into the machine variables is potentially ideal for message authentication procedures.

Abstract translation: 公开了特别设计用于非常紧凑的硬件实现的系统和方法，以最大速度产生具有高水平熵的随机数字串。 为了立即部署软件实现，已经引入了某些排列以保持相同级别的不可预测性，这更适合高级软件编程，硬件执行时间短; 通常当硬件设备与软件实现通信时。 已经特别注意保持最大相关免疫力，并使输出序列的非线性最大化。 良好的流密码基于具有大量安全内部二进制变量的随机生成器，这导致页面同步流加密。 所呈现的用于解析页面同步的方法对于互联网应用是特别有价值的，其中偶尔帧序列经常是混合的。 具有快速扩散的各个位的大量内部变量，其中掩蔽的消息被反馈到机器变量中对于消息认证过程是潜在的理想的。