-
公开(公告)号：WO2020211108A1
公开(公告)日：2020-10-22
申请号：PCT/CN2019/084397
申请日：2019-04-25
Inventor： CHAN, Tat Fu
Abstract: A Quadrature-In, Quadrature-Out (QIQO) clock divider divides by an odd divisor, such as three. An IQ input clock has in-phase and quadrature differential signals. Four stages of dynamic logic are arranged into a loop, with each stage output being one of four IQ output signals that have 90-degree phase separations. Each stage output drives the gates of a p-channel charging transistor and an n-channel discharging transistor of a next stage. Two p-channel charging logic transistors are in series between the next stage output and the p-channel charging transistor, and two n-channel evaluation transistors are in series between the next stage output and the n-channel discharging transistor. Different pairs of the four IQ input clock signals are applied to their gates. When the prior stage output is low, the stage output is charged. When the prior stage output is high, the stage output discharge timing is determined by the IQ signals.
-
公开(公告)号：WO00030259A1
公开(公告)日：2000-05-25
申请号：PCT/EP1999/008619
申请日：1999-11-03
CPC classification number: H03K23/667
Abstract: A digital delay generator device is based on a series arrangement of cells, wherein each cell has a first input for receiving a single-phase clock signal, a second input for receiving a delayable signal for thereto imparting a cell delay, and an output for a so-delayed signal. Each cell comprising a series stack of transistors, and various cells comprise further transistor means for receiving a bypass control signal. Such further transistor means are arranged for under control of a bypass control signal effectively bypassing one or more cells to thereby effect a quantized overall delay shortering. In particular, such various cells form a contiguous pair in said string, and the transistor means effectively form respective transistor bypasses over clock-signal-controlled transistors in the associated series stack at mutually opposite sides of their respective stack.
Abstract translation: 数字延迟发生器装置基于小区的串联布置，其中每个小区具有用于接收单相时钟信号的第一输入端，用于接收用于其给予小区延迟的可延迟信号的第二输入端，以及用于 如此延迟的信号。 每个单元包括串联的晶体管堆叠，并且各种单元包括用于接收旁路控制信号的另外的晶体管装置。 这样的另外的晶体管装置被布置成在旁路控制信号的控制下有效地绕过一个或多个单元，从而实现量化的整体延迟缩短。 特别地，这样的各种单元在所述串中形成连续的对，并且晶体管装置有效地在其相应的堆叠的相互相对的两侧在相关联的串联堆叠中的时钟信号控制的晶体管上形成相应的晶体管旁路。
-
公开(公告)号：WO2017048419A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/046333
申请日：2016-08-10
Applicant: QUALCOMM INCORPORATED
Inventor： AGRAWAL, Neha , MOHAMAD, Sajin , LEE, Chulkyu
CPC classification number: H03K7/06 , G06F1/08 , H03K3/037 , H03K19/21 , H03K21/00 , H03K21/026 , H03K21/10 , H03K23/00 , H03K23/64
Abstract: Systems and methods for dividing input clock signals (CLKin) by programmable divide ratios (N) can produce output clock signals (CLKdiv) with the delay from the input clock signal to the output clock signal independent of the value of the divide ratio (N) and with the duty cycle of the output clock signal being 50% independent of the value of the divide ratio. An example programmable clock divider (45) includes a modulo N counter (220) that produces a count signal (Count) that counts modulo the divide ratio and a half-rate clock signal generator (230) that produces a common half-rate clock signal (HRCLKcom), an even half-rate clock signal (HRCLKeven), and an odd half-rate clock signal (HRCLKodd) that toggle at one-half the rate of the output clock signa (1/2 of CLKdiv). The common half-rate clock signal, the even half-rate clock signal, and the odd half-rate clock signal are combined (X or 242, 241) to produce the output clock signal.
Abstract translation: 通过可编程分频比（N）将输入时钟信号（CLKin）分频的系统和方法可以产生输出时钟信号（CLKdiv），具有从输入时钟信号到输出时钟信号的延迟，与分频比（N）的值无关， 并且输出时钟信号的占空比与分频比的值无关，为50％。 示例性可编程时钟分频器（45）包括模N计数器（220），其产生对分频比进行模计数的计数信号（Count）和产生公共半速时钟信号的半速率时钟信号发生器（230） （HRCLKcom），偶数半速率时钟信号（HRCLKeven）和以半输出时钟信号（CLKdiv的1/2）的一半的奇数半速率时钟信号（HRCLKodd）。 组合公共半速时钟信号，均匀半速时钟信号和奇数半速时钟信号（X或242,241）以产生输出时钟信号。
-
公开(公告)号：WO2012035941A1
公开(公告)日：2012-03-22
申请号：PCT/JP2011/069029
申请日：2011-08-24
CPC classification number: H03L7/193 , H03K21/38 , H03K23/667 , H03L7/1974
Abstract: 周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。
Abstract translation: 所公开的分频器电路具有：可变分频器（2），其对具有两个分频比的周期信号（s5）进行分频并输出第一分频信号（c1）; 计算电路（3），其输出第一分频信号（c1）的周期数的计数值（c2），并且当复位时，重新开始计数操作以从初始值计数; 每当所述计数值（c2）与比较参考值（a）匹配时，将所述脉冲信号（s1）提供给所述脉冲信号（s1），所述比较器（4）作为第二分频信号输出反相高和低的脉冲信号（s1） 作为分频比切换信号输入到可变分频器（2），并且每当计数值（c2）与比较参考值（a）匹配时，其向计数器电路（3）输出复位信号（r） 以及用于将比较参考值（a）提供给比较器（4）的控制电路（5）。
-
公开(公告)号：WO2012021511A3
公开(公告)日：2012-02-16
申请号：PCT/US2011/047076
申请日：2011-08-09
Applicant: TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED , SUBBURAJ, Karthik , K, Dhanya
Inventor： SUBBURAJ, Karthik , K, Dhanya
Abstract: A frequency divider (200) includes a least significant (LS) stage (220), multiple cascaded divider stages (230-1 to 230-N), and an output stage (210). The LS stage (220) receives an input signal (201), a program bit and a first mode signal, and generates a first frequency-divided signal and an output mode signal. Each of the plurality of divider stages (230-1 to 230-N) divides the frequency of an output of an immediately previous stage by a value specified by a corresponding program bit and a corresponding mode signal. A first divider stage (230-1) in the plurality of divider stages is coupled to receive the first frequency-divided signal and to generate the first mode signal. The output stage (210) receives the output mode signal and a control signal, and generates an output signal (299) by dividing a frequency of the output mode signal by two if the control signal is at one logic level. The output stage forwards the output mode signal without division otherwise.
-
Patent Agency Ranking6.发明申请FREQUENCY DIVIDER WITH REDUCED POWER CONSUMPTION, APPARATUS BASED THEREON, AND METHOD FOR POWER EFFICIENT FREQUENCY DIVIDER 审中-公开具有降低功耗的频率分配器，基于装置的功率分配器和功率有效频率分配器的方法
公开(公告)号：WO02052727A1
公开(公告)日：2002-07-04
申请号：PCT/IB2001/002650
申请日：2001-12-18
CPC classification number: H03K23/667
Abstract: Apparatus comprising a frequency dividing cell (42) with a prescaler logic, an end-of-cycle logic, a clock input for receiving an input clock (CKin) with frequency fn, a clock output for providing an output clock (CKout) with frequency fm to a subsequent cell (43), a mode control input for receiving a mode control input signal (MDin) from the subsequent cell (43), and a mode control output for providing a mode control output signal (MDout) to a preceding cell (41). The end-of-cycle logic of the frequency dividing cell (42) has a switchable tail current source. This switchable tail current source allows the biasing current of the end-of-cycle logic to be switched off in order to save power.
Abstract translation: 一种装置，包括具有预分频器逻辑的分频单元（42），周期结束逻辑，用于接收具有频率fn的输入时钟（CKin）的时钟输入，用于提供具有频率的输出时钟（CKout）的时钟输出 fm连接到后续单元（43），用于从后续单元（43）接收模式控制输入信号（MDin）的模式控制输入和用于向先前单元提供模式控制输出信号（MDout）的模式控制输出 （41）。 分频单元（42）的周期结束逻辑具有可切换的尾部电流源。 该可切换尾电流源允许关闭周期结束逻辑的偏置电流以节省功率。
-
公开(公告)号：WO2012035800A1
公开(公告)日：2012-03-22
申请号：PCT/JP2011/055351
申请日：2011-03-08
CPC classification number: H03L7/1974 , H03K21/38 , H03K23/667 , H03L7/193
Abstract: 分周回路は、周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。
Abstract translation: 根据本发明的分频电路包括：可变分频器（2），输出通过以两种不同的分频比对周期信号（s5）进行分频而获得的第一分频信号（c1） 计算电路（3），其输出第一分频信号（c1）的周期数的计数值（c2），并且在复位时从初始值重新开始计数操作; 每当所述计数值（c2）与比较基准值（a）相匹配时，将作为第二分频信号的高电平和低电平反相的脉冲信号（s1）输出的比较器（4） 将信号作为分频比切换信号发送到可变分频器（2），并且每当计数值（c2）与比较基准值（c2）匹配时，将复位信号（r）输出到计数器电路 一个）; 以及将比较基准值（a）提供给比较器（4）的控制电路（5）。
-
公开(公告)号：WO2009116398A1
公开(公告)日：2009-09-24
申请号：PCT/JP2009/054150
申请日：2009-03-05
Inventor： 柴山 充文
CPC classification number: G06F1/08 , H03K23/662
Abstract: マスク回路(10)で、入力されたマスク信号(50)に応じてクロックＳのクロックパルスをマスクすることによりクロックＢを生成して出力し、マスク制御回路(20)で、クロックＢを用いる回路Ｂで行う回路Ａとのデータ通信の通信タイミングを示す通信タイミング情報(30)に基づいて、クロックＳの連続するＭ個のクロックパルスのタイミングのうち、当該データ通信が行われる通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号(50)を生成してマスク回路(10)へ出力する。
Abstract translation: 时钟信号分割电路包括掩模电路（10）和掩模控制电路（20）。 屏蔽电路（10）根据输入的屏蔽信号（50）屏蔽时钟S的时钟脉冲，以产生用于输出的时钟B. 掩模控制电路（20）根据通信定时信息（30）生成掩蔽信号（50），该通信定时信息表示使用时钟B与在电路B中进行的电路A的数据通信的通信定时，并将生成的信号输出到 掩模电路（10）。 在掩模信号（50）中，除了执行数据通信的通信定时之外，还将M-N个时钟脉冲的屏蔽定时分配给时钟S连续的M个时钟脉冲的定时。
-
公开(公告)号：WO2009050854A1
公开(公告)日：2009-04-23
申请号：PCT/JP2008/002796
申请日：2008-10-03
Applicant: 株式会社アドバンテスト , 佐藤浩行
Inventor： 佐藤浩行
IPC: H03K23/64
CPC classification number: H03K19/0866 , H03K3/289 , H03K23/667
Abstract: ハイ側電源およびロー側電源の間にコレクタ－エミッタ間が互いに直列に接続された、ハイ側電源側の第１トランジスタおよびロー側電源側の第２トランジスタを有し、第１トランジスタおよび第２トランジスタのそれぞれのベースに入力される電圧に応じて動作する論理回路と、ハイ側電源およびロー側電源の間にコレクタ－エミッタ間が接続され、論理回路の出力にベースが接続された第３トランジスタを有し、論理回路から出力される論理信号を電流増幅してエミッタから第２トランジスタのベースへと帰還させる電流増幅回路と、を備える回路を提供する。
Abstract translation: 提供了包括逻辑电路和电流放大电路的电路。 逻辑电路具有设置在电源的高侧的第一晶体管和设置在电源的低侧的第二晶体管，其集电极到发射极的路径串联连接在电源的高侧 电源和电源的低侧，并且根据输入到第一和第二晶体管的各个基极的电压进行工作。 电流放大电路具有第三晶体管，其集电极到发射极路径连接在电源的高侧和电源的低侧之间，其基极连接到逻辑电路的输出端 并且电流放大从逻辑电路输出的逻辑信号，以将放大的信号从发射极反馈到第二晶体管的基极。
-
公开(公告)号：WO2007099588A1
公开(公告)日：2007-09-07
申请号：PCT/JP2006/303701
申请日：2006-02-28
IPC: H03K23/64
CPC classification number: H03K27/00 , H03B5/1203 , H03B5/1228 , H03B5/1243 , H03B19/00
Abstract: 第１の分周回路と第２の分周回路とを設け、外部からインジェクションされる２相の外部クロック（第１の外部クロックおよび第２の外部クロック）を分周して、位相保証された４相のクロックを出力する。各分周回路は、ミキサと、加算回路と、位相回路とで構成される。また、第１の分周回路と第２の分周回路とは、第１の結合回路と第２の結合回路とでループ状に接続される。第１の結合回路は、第１の分周回路の第１の出力信号を入力して、第２の結合回路に第２の外部入力信号を出力し、第２の結合回路は、第２の分周回路の第２の出力信号を入力して、第１の結合回路に第１の外部入力信号を出力する。この結果、ループ利得が高くなり、ロックレンジの広いクロック分周回路を実現できる。
Abstract translation: 时钟分频电路包括用于分配从外部注入的两相外部时钟（第一和第二外部时钟）的第一和第二分频电路，以确定相位输出四相时钟。 每个分频电路包括混频器，加法电路和相电路。 第一和第二分频电路与第一和第二耦合电路循环连接。 第一耦合电路输入第一分频电路的第一输出信号并将第二外部输入信号输出到第二耦合电路，而第二耦合电路输入第二分频电路的第二输出信号，并将第一外部输入信号输出到 第一耦合电路。 结果，环路增益变高，从而产生具有宽锁定范围的时钟分频电路。
-
-
-
-
-
-
-
-
-
Search Results
26
records
(took 0.012 seconds)
