-
公开(公告)号：WO2023021625A1
公开(公告)日：2023-02-23
申请号：PCT/JP2021/030240
申请日：2021-08-18
申请人： 日本電気株式会社
IPC分类号： H03M3/02
摘要： 【課題】デルタシグマ変調を通して出力された信号が伝送される過程において、当該信号に生じる歪みを抑えること。 【解決手段】デルタシグマ変調装置（３２００、１１０）は、外部入力信号としての第１の信号に対してデルタシグマ変調を実行して第２の信号を出力する。デルタシグマ変調装置は、第２の信号の伝送過程を経て生成された第３の信号と、第２の信号又は第３の信号から生成された第２の信号の復元信号とを用いて、ニューラルネットワーク（３００、３２０２ａ）のパラメータを計算し、ニューラルネットワークのパラメータを上記計算されたパラメータに更新する。デルタシグマ変調装置は、第２の信号を用いて、ニューラルネットワークを通して、上記伝送過程の少なくとも一部を経て生成される信号の近似値である第４の信号を出力する。デルタシグマ変調装置は、第４の信号を用いて、第１の信号に対してデルタシグマ変調を実行し、第２の信号を出力する。
-
公开(公告)号：WO2022102200A1
公开(公告)日：2022-05-19
申请号：PCT/JP2021/030757
申请日：2021-08-23
发明人： 高木 裕
摘要： ループフィルタおよび量子化器を設けたノイズ低減処理装置において、スプリアスノイズを低減する。 差分演算部は、入力信号と所定の帰還信号との差分を求めて誤差信号として出力する。遅延信号加算器は、誤差信号と所定の遅延信号とを加算して積算信号として出力する。内部ディザ加算器は、積算信号と所定の内部ディザ信号とを加算してフィルタ出力信号として出力する。フィルタ内遅延部は、フィルタ出力信号を遅延させて遅延信号として出力する。量子化器は、フィルタ出力信号を量子化して帰還信号として帰還させる。
-
公开(公告)号：WO2021063874A1
公开(公告)日：2021-04-08
申请号：PCT/EP2020/077080
申请日：2020-09-28
申请人： WIDEX A/S
发明人： KNUDSEN, Niels Ole
摘要： A differential delta-sigma-modulator has an integrator (49) including a pair of single-ended amplifiers (46, 47). The differential delta-sigma-modulator comprises a sample clock (50) driving a first switchable capacitor configuration (31) and a second switchable capacitor configuration (32) at a predetermined switching cycle. The second switchable capacitor configuration (32) is adapted for sampling respective outputs from the pair of single-ended amplifiers (46, 47) on a pair of output sampling capacitors (C3, C5) in the first part of the switching cycle (P1), and charging a common mode capacitor (C4) with the average voltage of the voltage sampled by the pair of output sampling capacitors (C3, C5) in the second part of the switching cycle (P2). The voltage across the common mode capacitor (C4) represents the common mode voltage for the integrator (49).
-
-
5.发明申请
公开(公告)号：WO2019084217A1
公开(公告)日：2019-05-02
申请号：PCT/US2018/057426
申请日：2018-10-25
摘要： A delta sigma modulator includes a summation circuit, at least one integrator, a multi-bit quantizer and a negative feedback circuit. The summation circuit is configured to produce a difference signal between an analog input signal and an analog feedback signal. The integrator is operatively coupled to the summation circuit to integrate the difference signal. The multi-bit quantizer is operatively coupled to the integrator to digitize the integrated signal to generate an N-bit digital output signal, N being an integer greater than 1. The negative feedback circuit operatively couples the multi-bit quantizer to the summation circuit. The negative feedback circuit includes a digital-to-analog converter arrangement for receiving the N-bit digital output signal and providing the analog feedback signal such that digital values of the N-bit digital output signal and values of the analog feedback encoded by the digital values have a non-linear relationship to one another.
-
公开(公告)号：WO2019060565A1
公开(公告)日：2019-03-28
申请号：PCT/US2018/051979
申请日：2018-09-20
申请人： AVNERA CORPORATION
发明人： LEE, Wai, Laing
摘要： An amplifier for headphones including a current digital-to-analog converter (DAC) configured to output a current based on a digital audio input signal, an output electrically connected to a speaker and configured to output an output signal to the speaker, and a pulse width modulation (PWM) loop configured to receive an error signal, the error signal based on a difference between the current from the current DAC and a current of the output signal, and generate the output signal based on the error signal. The PWM loop includes an analog-to- digital converter (ADC) configured to receive an analog signal based on the current from the current DAC and output a digital signal representing the analog signal, and an encoder configured to receive the digital signal and output a pulse having a width based on the analog signal.
-
公开(公告)号：WO2018159131A1
公开(公告)日：2018-09-07
申请号：PCT/JP2018/001335
申请日：2018-01-18
发明人： 馬上 崇
摘要： 本開示のアナログ－デジタル変換器は、量子化回路部を有するΔΣ変調器、量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、偶数番目のデジタル値及び奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、２系統の伝送パスによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、を備える。
-
公开(公告)号：WO2017208635A1
公开(公告)日：2017-12-07
申请号：PCT/JP2017/014906
申请日：2017-04-12
申请人： 株式会社デンソー
发明人： 根塚 智裕
摘要： Ａ／Ｄ変換器は、変換対象のアナログ信号（Ｖｉｎ）を入力信号とするΔΣ変調を実行するための積分回路（１０，１２，１４）と、少なくとも積分回路の出力信号と、ΔΣ変調における基準信号としての第１基準信号（Ｖｒｅｆｓ）と、を加算した加算結果を出力する加算器（３０，３２）と、積分回路の出力信号と加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号（Ｖｒｅｆｃ）と、が入力され、積分回路の出力信号と加算器の出力信号とを量子化した量子化結果を生成する量子化器（２０，２６）と、積分回路と加算器と量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または積分回路と量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、量子化結果に基づいてアナログ信号のＡ／Ｄ変換結果（Ｄｏｕｔ）を生成する制御部（４０）と、を備える。
摘要翻译：
A / d转换器，用于执行一个输入的ΔΣ调制信号的模拟信号的积分电路被转换为（VIN）（10,12,14），至少所述积分电路 循环输出信号，第一基准信号作为在ΔΣ调制（VREFS）的参考信号，并且输出通过将所述加法器和（30，32），所述积分器电路的输出信号和所述加法器的输出信号获得的相加结果 第二基准信号作为在模具中/ d转换器（VREFC）参考信号，被输入时，其通过量化积分电路的加法器产生的输出信号的输出信号和量化结果的量化器（20 ，26），所述积分电路和一个加法器和一个量化器，.DELTA..SIGMA调制模式操作为.DELTA..SIGMA调制器或积分电路和一个量化器，该圆模式作为循环A / d转换器操作 切换到其中一种模式 一起被提供有控制单元，用于基于所述量化结果（40）的模拟信号（DOUT）的A / d转换结果，。
-
公开(公告)号：WO2017187917A1
公开(公告)日：2017-11-02
申请号：PCT/JP2017/014249
申请日：2017-04-05
申请人： 住友電気工業株式会社
发明人： 前畠 貴
摘要： ＲＦ信号である送信信号に対してΔΣ変調されたΔΣ変調信号を、信号ケーブル４を介して、送信する信号処理装置２と、ＲＦ信号である受信信号を、信号ケーブル４を介して、送信する無線装置３と、を備え、信号処理装置２は、ΔΣ変調信号を、無線装置３へ送信し、無線装置３は、受信信号を、信号処理装置２へ送信し、前記ΔΣ変調信号は、受信信号の周波数において量子化雑音が抑圧され、受信信号は、前記ΔΣ変調信号が無線装置３へ送信されている間に、信号処理装置２へ送信される。
摘要翻译： 被
对发射信号ΔΣ调制信号.DELTA..SIGMA调制为RF信号，经由信号电缆4，用于发送信号处理单元2，接收的信号是RF信号，该信号 并且，无线装置3经由电缆4进行发送，信号处理装置2向无线装置3发送delta-sigma调制信号，无线装置3将接收到的信号发送给信号处理装置2 量化噪声被抑制在ΔΣ调制信号中的接收信号的频率处，并且接收到的信号在ΔΣ调制信号被发送到无线设备3的同时被发送到信号处理设备2。
-
公开(公告)号：WO2017154532A1
公开(公告)日：2017-09-14
申请号：PCT/JP2017/006059
申请日：2017-02-20
申请人： 三菱電機株式会社
摘要： 従来の歪みパルスシフト回路は、リセット信号を用いないと、パルス信号の出力タイミングを制御できないという課題があった。 本発明のパルスシフト回路は、入力される第１の信号をクロックごとに積算する積分器と、第２の信号が入力され、積分器の積算値が第２の信号の信号値と等しい又は第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第２の信号の信号値に変換する変換器と、積分器に入力される第１の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第３の信号が入力され、積分器より前段に配置され、積分器に入力される第１の信号に第３の信号に対応する信号値を加算する又は第３の信号に対応するクロック分、第１の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
-
-
-
-
-
-
-
-
-
搜索结果
534 条记录 (耗时 0.019 秒)
