公开(公告)号：WO2021138792A1

公开(公告)日：2021-07-15

申请号：PCT/CN2020/070595

申请日：2020-01-07

Applicant: YANGTZE MEMORY TECHNOLOGIES CO., LTD.

Inventor： HU, Si Ping

IPC: H01L21/70 ,  H01L23/528 ,  H01L21/76895 ,  H01L2224/08145 ,  H01L2224/80011 ,  H01L2224/80031 ,  H01L2224/80047 ,  H01L2224/80894 ,  H01L24/08 ,  H01L24/80 ,  H01L27/108 ,  H01L27/11551 ,  H01L27/11578 ,  H01L27/14634 ,  H01L27/14636 ,  H01L27/1469

Abstract: A metal-dielectric bonding method includes providing a first semiconductor structure including a first semiconductor layer, a first dielectric layer on the first semiconductor layer, and a first metal layer on the first dielectric layer, where the first metal layer has a metal bonding surface facing away from the first semiconductor layer; planarizing the metal bonding surface; applying a plasma treatment on the metal bonding surface; providing a second semiconductor structure including a second semiconductor layer, and a second dielectric layer on the second semiconductor layer, where the second dielectric layer has a dielectric bonding surface facing away from the second semiconductor layer; planarizing the dielectric bonding surface; applying a plasma treatment on the dielectric bonding surface; and bonding the first semiconductor structure with the second semiconductor structure by bonding the metal bonding surface with the dielectric bonding surface.

公开(公告)号：WO2020133261A1

公开(公告)日：2020-07-02

申请号：PCT/CN2018/125019

申请日：2018-12-28

Applicant: 华为技术有限公司

Inventor： 周纪 ,  阳宇

IPC: H01L21/70

Abstract: 本申请公开了一种电子设备和片间控制信号传输方法，涉及片间数据传输领域，用于降低芯片间传输控制信号的管脚的数目。一种电子设备包括：第一芯片和第二芯片，第一芯片为主控芯片，第二芯片为受控芯片；第一芯片与第二芯片之间连接有串行数据接口；第一芯片用于：获取N个控制信号；对N个控制信号进行编码得到控制消息；通过串行数据接口向第二芯片发送控制消息，其中，N为正整数；第二芯片用于：通过串行数据接口接收控制消息；对控制消息进行解编码得到N个控制信号；根据N个控制信号执行操作。

公开(公告)号：WO2019183140A1

公开(公告)日：2019-09-26

申请号：PCT/US2019/023030

申请日：2019-03-19

Applicant: THE REGENTS OF THE UNIVERSITY OF COLORADO, A BODY CORPORATE

Inventor： BOWMAN, Christopher N. ,  SOWAN, Nancy ,  COX, Lewis M.

IPC: A61F13/15 ,  B01J20/22 ,  B01J20/26 ,  H01L21/02 ,  H01L21/20 ,  H01L21/70

Abstract: The present invention relates to compositions displaying stress relaxation at the polymer- filler interface. The adaptive interface (AI) formed by coupling moieties capable of dynamic covalent chemistry (DCC) within the polymer-filler interface promotes stress relaxation and yields tough, and healable composites.

公开(公告)号：WO2019006130A1

公开(公告)日：2019-01-03

申请号：PCT/US2018/040031

申请日：2018-06-28

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： FORGHANI-ZADEH, H., Pooya ,  KONNAIL, George, Vincent ,  OPOCZYNSKI, Christopher, Adam

IPC: H01L21/70 ,  H03K19/00

Abstract: A family of digital logic functions has the same specifications for input and output voltages and the same number of bond pads. A digital logic integrated circuit (1100) for the family includes: a substrate of semiconductor material having a core area (1104) and a peripheral area; a certain number of bond pads (1106-1 through 1106-14) formed in the peripheral area, the certain number of bond pads determining the total area of the substrate; programmable digital logic transistor circuitry formed in the core area for each of the digital logic functions in the family; programmable input and output circuitry formed in the peripheral area; programming circuitry for programming the programmable digital logic transistor circuitry into a selected digital logic function; and programmable input and output means for programming the input and output circuitry into input and output circuits for the selected digital logic function.

公开(公告)号：WO2018209599A1

公开(公告)日：2018-11-22

申请号：PCT/CN2017/084720

申请日：2017-05-17

Applicant: 深圳市柔宇科技有限公司

Inventor： 钱俊 ,  叶江波 ,  肖禄

IPC: H01L21/70 ,  H01L27/00

CPC classification number: H01L21/70 ,  H01L21/77 ,  H01L27/00 ,  H01L27/12

Abstract: 一种阵列基板及其制造方法，其中，方法包括如下步骤：提供一衬底基板（201），在衬底基板（201）上依次形成第一金属保护层（202）、第一金属导电层（203）和第二金属保护层（204）；在第二金属保护层（204）上方层叠设置第二金属导电层（205）；在第二金属导电层（205）表面覆盖第三金属保护层（206）；在第三金属保护层（206）表面覆盖光阻图案层（207）；透过光阻图案层（207）由第三金属保护层（206）蚀刻至第一金属保护层（202），以形成沟道（210）。通过在衬底基板上形成多层金属导电层，并且金属导电层外表面通过金属保护层进行保护，通过增加金属导电层的层数，从而减小单层金属导电层的厚度，进而减小蚀刻过程中在金属导电层侧壁上形成的凹陷的深度，降低后续工序中的品质异常，提升阵列基板的产品良率。

公开(公告)号：WO2018165234A1

公开(公告)日：2018-09-13

申请号：PCT/US2018/021256

申请日：2018-03-07

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： HOW, You Chye

IPC: H01L23/495 ,  H01L21/70

Abstract: Described examples include a method (100) of making a semiconductor die package. The method (100) comprises arranging (118) at least one preformed die attach pad and at least two preformed leads on a lead frame carrier in a predetermined configuration to form a lead frame, attaching (120) a semiconductor die to the at least one preformed die attach pad, wire bonding (122) the semiconductor die to the at least two preformed leads, forming (124) a molding structure including at least part of the semiconductor die and the at least two preformed leads, and removing (126) the molding structure from the lead frame carrier.

公开(公告)号：WO2018115624A2

公开(公告)日：2018-06-28

申请号：PCT/FR2017/053407

申请日：2017-12-06

Applicant: INSTITUT VEDECOM ,  ELVIA PCB

Inventor： KIEL, Friedbald ,  BELNOUE, Olivier

IPC: H01L23/538 ,  H01L23/473 ,  H01L25/07 ,  H01L25/11 ,  H01L23/00 ,  H01L21/768 ,  H01L21/84 ,  H05K1/14 ,  H05K3/36 ,  H01L23/34 ,  H01L21/70

Abstract: Le circuit comprend au moins une puce électronique (MT, MD), un substrat stratifié et des moyens de dissipation thermique, la puce étant implantée dans le substrat et les moyens de dissipation thermique étant fixés sur des faces opposées du substrat. Conformément à l'invention, les moyens de dissipation thermique comprennent des bus barres formant dissipateurs thermiques (BB H , BB L ) et montés sur les faces opposées du substrat, les bus barres étant formés chacun d'une pluralité de tronçons métalliques (BB1 H , BB2 H , BB3 H , BB4 H ; BB1 L , BB2 L , BB3 L ) fixés à des emplacements espacés et interconnectés entre eux et avec une face de contact de ladite puce électronique (MT, MD) par une couche métallique (ME H , ME L ).

公开(公告)号：WO2018094280A1

公开(公告)日：2018-05-24

申请号：PCT/US2017/062416

申请日：2017-11-17

Applicant: HUTCHINSON TECHNOLOGY INCORPORATED

Inventor： RIEMER, Douglas P. ,  SWANSON, Kurt C. ,  LADWIG, Peter F.

IPC: H01L21/70 ,  H01L21/283 ,  H01L23/48 ,  H01L27/01

Abstract: Devices including high-aspect ratio electroplated structures and methods of forming high-aspect ratio electroplated structures are described. A method for manufacturing metal structures includes providing a substrate having a metal base characterized by a height to width aspect ratio A/B and electroplating a metal crown on the base to form the metal structure with a height to width aspect ratio A/S greater than the aspect ratio A/B of the base.

公开(公告)号：WO2018000880A1

公开(公告)日：2018-01-04

申请号：PCT/CN2017/079285

申请日：2017-04-01

Applicant: 京东方科技集团股份有限公司

Inventor： 韩艳玲 ,  董学 ,  吕敬 ,  王海生 ,  吴俊纬 ,  丁小梁 ,  刘英明 ,  王鹏鹏 ,  刘伟 ,  曹学友 ,  贾亚楠 ,  赵利军 ,  李昌峰 ,  许睿 ,  郭玉珍

IPC: G06K9/00 ,  H01L21/70 ,  H01L27/12

Abstract: 一种指纹识别基板（10）及其制备方法、显示面板和显示装置。指纹识别基板（10）包括衬底基板（1）及形成于衬底基板（1）上的多个指纹识别单元（11）。每个指纹识别单元（11）包括位于衬底基板（1）上的光敏感应电极（2）和薄膜晶体管（4）。光敏感应电极（2）位于衬底基板（1）和薄膜晶体管（4）之间。光敏感应电极（2）与薄膜晶体管（4）的源电极（S）或漏电极（D）电连接。这样，提高了显示效果和指纹识别单元（11）的性能。

公开(公告)号：WO2017176486A1

公开(公告)日：2017-10-12

申请号：PCT/US2017/024310

申请日：2017-03-27

Applicant: SILICON STORAGE TECHNOLOGY, INC.

Inventor： WANG, Chunming

IPC: H01L21/70 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788

Abstract: A reduced size non-volatile memory cell array is achieved by forming first trenches in an insulation layer in the row direction, filling the first trenches with insulation material, forming second trenches in the insulation layer in the column direction, forming the STI isolation material in the second trenches, and forming the source regions through the first trenches. Alternately, the STI isolation regions can be made continuous, and the source diffusion implant has sufficient energy to form continuous source line diffusions that each extend across the active regions and under the STI isolation regions. This allows control gates of adjacent memory cell pairs to be formed closer together.

Abstract translation: 通过在行方向上的绝缘层中形成第一沟槽，用绝缘材料填充第一沟槽，在列中的绝缘层中形成第二沟槽来实现尺寸减小的非易失性存储单元阵列 在第二沟槽中形成STI隔离材料，并通过第一沟槽形成源极区。 或者，可以使STI隔离区域连续，并且源极扩散注入具有足够的能量以形成连续的源极线扩散，其分别延伸穿过有源区域和STI隔离区域下方。 这允许相邻存储器单元对的控制栅极靠得更近形成。