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    半导体器件及其制作方法、NAND存储器件
    1.
    发明申请
    半导体器件及其制作方法、NAND存储器件 审中-公开

    公开(公告)号：WO2023028902A1

    公开(公告)日：2023-03-09

    申请号：PCT/CN2021/115852

    申请日：2021-08-31

    申请人： 长江存储科技有限责任公司

    发明人： 姚兰 ,  华子群 ,  石艳伟

    IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L27/115

    摘要： 公开一种半导体器件及其制作方法、NAND存储器件，包括：形成衬底；在衬底上形成图案化的第一硬掩模层；通过第一硬掩模层上的第一开口在隔离区和第一沟道区之间形成第一凹槽；形成覆盖第一凹槽和第一沟道区的第一栅极绝缘层；在第一栅极绝缘层上于第一开口和第一凹槽中形成第一栅极；去除图案化的第一硬掩模层。

    高密度三维多层存储器及制备方法
    2.
    发明申请
    高密度三维多层存储器及制备方法 审中-公开

    公开(公告)号：WO2022252461A1

    公开(公告)日：2022-12-08

    申请号：PCT/CN2021/122565

    申请日：2021-10-08

    申请人： 成都皮兆永存科技有限公司

    发明人： 彭泽忠 ,  王苛

    IPC分类号： H01L27/112 ,  H01L27/115 ,  H01L21/8239

    摘要： 高密度三维多层存储器及制备方法，涉及存储器的制备技术。本发明的存储器包括底层电路部分以及设置于底层电路部分上方的基础结构体，所述基础结构体由曲线状分割槽分为彼此独立的两个指叉结构，曲线状分割槽内并列设置有至少3个存储单元孔，每个存储单元孔内设置有一个垂直电极，所述存储介质为绝缘介质；在存储单元孔的内壁、第一导电介质层区域，设置有缓冲区，所述缓冲区自存储单元孔的内壁向存储单元孔的轴线凸出，缓冲区与存储介质相接。本发明的存储器存储密度高，层间电阻低，有利于存储器更为稳定的工作。

    可编程二极管的制备方法、可编程二极管及铁电存储器
    4.
    发明申请
    可编程二极管的制备方法、可编程二极管及铁电存储器 审中-公开

    公开(公告)号：WO2022082605A1

    公开(公告)日：2022-04-28

    申请号：PCT/CN2020/122841

    申请日：2020-10-22

    申请人： 中国科学院微电子研究所

    发明人： 罗庆 ,  吕杭炳 ,  刘明

    IPC分类号： H01L27/115

    摘要： 一种可编程二极管的制备方法，包括以下步骤：采用标准CMOS工艺形成钨栓塞；以所述钨栓塞作为下电极，并在钨栓塞上沉积功能层材料如铁电薄膜；在所述功能层材料上沉积上电极；图形化上电极和功能层，完成所述可编程二极管的制备。本公开还公开了一种采用如上所述的可编程二极管的制备方法所制备得到的可编程二极管的铁电存储器，本公开所提出的可编程二极管的制备方法，不需要生长下电极，降低了工艺的复杂度；本公开所提出的铁电存储器，由一个晶体管和一个可编程二极管构成，该设计是根据二极管的极性不同来存储信息的，因此可以进一步缩小器件面积，提高存储密度。

    半导体结构及其制作方法
    5.
    发明申请
    半导体结构及其制作方法 审中-公开

    公开(公告)号：WO2022007600A1

    公开(公告)日：2022-01-13

    申请号：PCT/CN2021/100239

    申请日：2021-06-16

    申请人： 长鑫存储技术有限公司

    发明人： 刘志拯

    IPC分类号： H01L21/768 ,  H01L27/115 ,  H01L21/8242 ,  H01L23/528 ,  H01L27/108

    摘要： 一种半导体结构的制作方法包括：在衬底上形成牺牲层；在牺牲层内形成沟槽；在沟槽内形成第一间隔结构，第一间隔结构至少覆盖沟槽的侧壁；在沟槽以形成第一导电结构；形成覆盖第一间隔结构外侧侧壁的第二导电结构；形成覆盖第二导电结构的外侧侧壁的第二间隔结构；形成覆盖第二间隔结构外侧侧壁的第三导电结构。

    MEMORY DEVICE AND METHOD FOR FORMING THE SAME
    6.
    发明申请
    MEMORY DEVICE AND METHOD FOR FORMING THE SAME 审中-公开

    公开(公告)号：WO2021237407A1

    公开(公告)日：2021-12-02

    申请号：PCT/CN2020/092101

    申请日：2020-05-25

    申请人： YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： SUN, Zhongwang ,  SU, Rui ,  ZHANG, Zhong ,  ZHOU, Wenxi ,  XIA, Zhiliang

    IPC分类号： H01L27/115 ,  H01L27/1157 ,  H01L27/11582

    摘要： Memory device includes a bottom-select-gate (BSG) structure including cut slits vertically through the BSG structure, on a substrate. A cell-layers structure is formed on the BSG structure. Gate-line slits are formed vertically through the cell-layers structure and the BSG structure, into the substrate and arranged along a first lateral direction to distinguish finger regions. A first gate-line slit is between first and second finger regions and includes gate-line sub-slits. The first finger region is divided into a first string region and a second string region by a first cut-slit, formed in the first finger region along a second lateral direction and further extended into at least the second finger region along the first lateral direction. At least one BSG defined by the first cut-slit is located in at least the second finger region to connect to cell strings in the first string region through an inter-portion between adjacent gate-line sub-slits.

    THREE-DIMENSIONAL MEMORY DEVICES WITH DRAIN-SELECT-GATE CUT STRUCTURES AND METHODS FOR FORMING THE SAME
    7.
    发明申请
    THREE-DIMENSIONAL MEMORY DEVICES WITH DRAIN-SELECT-GATE CUT STRUCTURES AND METHODS FOR FORMING THE SAME 审中-公开

    公开(公告)号：WO2021212446A1

    公开(公告)日：2021-10-28

    申请号：PCT/CN2020/086575

    申请日：2020-04-24

    申请人： YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： WU, Jianzhong ,  XU, Zongke ,  GENG, Jingjing

    IPC分类号： H01L27/115

    摘要： A 3D memory device (100) includes a core region and a staircase region. The staircase region includes a plurality of stairs each has at least a conductor/dielectric pair extending in a lateral direction. The staircase region includes a drain-select-gate (DSG) cut structure (112) extending along the lateral direction and a vertical direction, and a plurality of support structures (114) extending in the DSG structure (112) along the vertical direction. Of at least one of the support structures (114), a dimension along the lateral direction is greater than a dimension along a second lateral direction perpendicular to the lateral direction.

    THREE-DIMENSIONAL MEMORY DEVICES AND METHODS FOR FORMING THE SAME
    8.
    发明申请
    THREE-DIMENSIONAL MEMORY DEVICES AND METHODS FOR FORMING THE SAME 审中-公开

    公开(公告)号：WO2021056513A1

    公开(公告)日：2021-04-01

    申请号：PCT/CN2019/108891

    申请日：2019-09-29

    申请人： YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： ZHU, Hongbin

    IPC分类号： H01L27/115

    摘要： A 3D memory device (100) includes a substrate (102), a gate electrode (104) above the substrate (102), a blocking layer (106) on the gate electrode (104), a plurality of charge trapping layers (108a, 108b, 108c) on the blocking layer (106), a tunneling layer (110) on the plurality of charge trapping layers (108a, 108b, 108c), and a plurality of channel layers (112a, 112b, 112c) on the tunneling layer (110). The plurality of charge trapping layers (108a, 108b, 108c) are discrete and disposed at different levels. The plurality of channel layers (112a, 112b, 112c) are discrete and disposed at disposed at different levels. Each of the channel layers (112a, 112b, 112c) corresponds to a respective one of the charge trapping layers (108a, 108b, 108c).

    存储单元及其制作方法及三维存储器
    10.
    发明申请
    存储单元及其制作方法及三维存储器 审中-公开

    公开(公告)号：WO2021016791A1

    公开(公告)日：2021-02-04

    申请号：PCT/CN2019/098146

    申请日：2019-07-29

    申请人： 中国科学院微电子研究所

    发明人： 张刚 ,  霍宗亮

    IPC分类号： H01L27/1157 ,  H01L27/11582 ,  H01L27/115

    摘要： 一种存储单元及其制作方法及三维存储器，存储单元，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。不论存储单元的堆叠层数如何增加，均能实现良好的导通，不受三维存储器持续增高带来的工艺难题的影响。