本申请涉及一种基于忆阻器的存内逻辑电路及全阵列并行计算方法，该存内逻辑电路包括基于忆阻器的存内计算阵列、开关单元以及电压基准驱动单元，其中，基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，且各存内计算单元均具有四个输入端口，包括行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口，通过利用开关单元中的四组开关阵列分别对存内计算单元的四个输入端口状态进行控制，从而实现对阵列中某一行、某一列或者某一区域进行灵活选择，并基于选择区域进行读或者写或者是逻辑操作，以提高计算效率。