本发明公开了一种基于逻辑网表的关键路径延时优化方法，其包括：步骤S1：获取逻辑综合得到的逻辑网表以及关键路径延时信息文件；步骤S2：深入分析微处理器逻辑网表中关键路径的特点，构造关键路径的逻辑椎，并提取对应的逻辑网表；步骤S3：利用所构造的逻辑椎进行逻辑椎分解；步骤S4：基于逻辑椎分解得到的有向无环子图进行逻辑重构，并对布尔逻辑图进行反复的迭代，同时提取对于的优化后的逻辑网表；步骤S5：验证优化后逻辑的功能等价性；步骤S6：利用延时评估模型评估延时优化效果。本发明具有原理简单、能够减小延时、提升处理器主频等优点。