公开(公告)号：CN117637730A

公开(公告)日：2024-03-01

申请号：CN202311580886.7

申请日：2023-11-22

Applicant: 湖北江城实验室 ,  湖北江城实验室科技服务有限公司

Inventor： 吴柱锋 ,  谢冬

IPC: H01L25/16 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56

Abstract: 公开了一种半导体结构及其制造方法，其中，半导体结构包括：衬底；位于衬底上的第一芯片组，第一芯片组包括至少一个第一芯片；位于第一芯片组上的第二芯片以及位于第二芯片上的第三芯片组，第三芯片组包括至少一个第三芯片；其中，第二芯片包括沿第一方向排布的第一端部和第二端部，第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，第一方向平行于衬底平面；位于衬底上的支撑结构，支撑结构从衬底的表面延伸至第二端部的下方，第二端部覆盖支撑结构。

公开(公告)号：CN117371171B

公开(公告)日：2024-05-24

申请号：CN202311125674.X

申请日：2023-08-31

Applicant: 湖北江城实验室科技服务有限公司

Inventor： 陈珍 ,  谢冬 ,  姜玉丽 ,  江仲开

IPC: G06F30/20 ,  G06F119/14

Abstract: 本申请实施例提供一种密封环可靠性的评估方法，该方法包括：根据密封环实际结构构建密封环的仿真模型；仿真模型至少包括沿第一方向延伸、沿第二方向堆叠的多层金属层，以及位于相邻两层所述金属层的金属过孔；定义仿真模型的测试应力和测试温度；在一定测试温度下，向仿真模型的受力面施加不同方向的测试应力，以确定密封环中金属层的形变性能；其中，仿真模型的受力面与第一方向和第二方向构成的平面平行；在形变性能满足预设条件的情况下，确认密封环的可靠性满足要求。

公开(公告)号：CN117174660A

公开(公告)日：2023-12-05

申请号：CN202311131082.9

申请日：2023-08-31

Applicant: 湖北江城实验室科技服务有限公司

Inventor： 陈珍 ,  谢冬 ,  姜玉丽 ,  江仲开

IPC: H01L23/00 ,  H01L21/48

Abstract: 本申请实施例提供一种半导体器件及其制作方法，所述半导体器件包括器件区以及合围所述器件区的密封环；所述密封环包括：多层链状金属环；所述链状金属环包括间隔交替排布的第一金属图案和第二金属图案；在所述链状金属环的任意一条边上，所述第一金属图案与所述第二金属图案均沿第一方向延伸，且所述第二金属图案沿所述第一方向延伸至所述第一金属图案的内部；所述第一金属图案与相邻的所述第二金属图案在垂直于所述第一方向的第二方向上的投影部分重叠；所述第一方向以及所述第二方向垂直于厚度方向；多个金属过孔，连接于相邻两层所述链状金属环之间。

公开(公告)号：CN116613080A

公开(公告)日：2023-08-18

申请号：CN202310649974.1

申请日：2023-05-31

Applicant: 湖北江城实验室科技服务有限公司

Inventor： 陈珍 ,  谢冬 ,  姜玉丽

IPC: H01L21/60 ,  H01L23/492

Abstract: 本公开实施例公开了一种半导体器件，该半导体器件包括：第一半导体结构，包括：具有多个第一键合触点的第一键合层；合围多个第一键合触点的第一密封环；第一密封环贯穿至少部分第一键合层；第二半导体结构，包括：具有多个第二键合触点的第二键合层，具有多个第三键合触点的第三键合层；合围多个第二键合触点的第二密封环，第二密封环贯穿至少部分第二键合层；合围多个第三键合触点的第三密封环，第三密封环贯穿至少部分第三键合层；第三半导体结构，包括：具有多个第四键合触点的第四键合层；合围多个第四键合触点的第四密封环，第四密封环贯穿至少部分第四键合层；第一键合层与第二键合层键合；第三键合层与第四键合层键合。

公开(公告)号：CN114937659A

公开(公告)日：2022-08-23

申请号：CN202210858221.7

申请日：2022-07-21

Applicant: 湖北三维半导体集成创新中心有限责任公司 ,  湖北江城实验室

Inventor： 田应超 ,  刘天建 ,  曹瑞霞 ,  王逸群 ,  谢冬

IPC: H01L25/065 ,  H01L23/367

Abstract: 本公开提供一种芯片系统，所述芯片系统包括：第一基板；位于所述第一基板上阵列排布的多个第一功能芯片；以及位于所述第一功能芯片表面上的多个第二功能芯片；其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第一功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第一功能芯片在重叠的区域内键合连接；键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。

公开(公告)号：CN117457528A

公开(公告)日：2024-01-26

申请号：CN202311287601.0

申请日：2023-10-07

Applicant: 湖北江城实验室

Inventor： 夏凯睿 ,  谢冬 ,  高标 ,  刘俊哲

IPC: H01L21/67 ,  H01L21/02

Abstract: 本公开实施例提供了一种晶边处理设备及晶圆的处理方法，其中，晶边处理设备包括：基台，基台包括用于放置待处理晶圆的第一表面；喷液装置，喷液装置位于待处理晶圆的上方，且喷液装置用于向待处理晶圆的边缘区域提供处理液；吸液装置，吸液装置至少包括吸液组件，吸液组件位于喷液装置和待处理晶圆的一侧，且与待处理晶圆之间具有预设距离，吸液装置用于吸收多余的处理液。

公开(公告)号：CN117373941A

公开(公告)日：2024-01-09

申请号：CN202311422622.9

申请日：2023-10-27

Applicant: 湖北江城实验室

Inventor： 夏凯睿 ,  谢冬 ,  陈珍 ,  汪松

IPC: H01L21/66

Abstract: 公开了一种半导体结构中孔结构尺寸的量测方法，其中，半导体结构包括衬底，孔结构从衬底的上表面延伸至内部；量测方法包括：执行模塑溶液注入工艺，使模塑溶液完全填充孔结构并覆盖衬底的上表面；使模塑溶液固化以形成模塑结构，模塑结构包括位于孔结构内的柱状结构；执行剥离工艺，以使模塑结构和衬底分离；量测柱状结构的尺寸，并根据柱状结构的尺寸确定出孔结构的尺寸。

公开(公告)号：CN116072607A

公开(公告)日：2023-05-05

申请号：CN202310210873.4

申请日：2023-03-07

Applicant: 湖北江城实验室

Inventor： 夏凯睿 ,  王逸群 ,  谢冬 ,  汪松

IPC: H01L21/768 ,  H01L25/065

Abstract: 本公开实施例提供一种封装结构及其形成方法、电子设备。所述形成方法，包括：提供第一晶圆，具有相对的第一面和第二面；在所述第一晶圆中形成第一导电盲孔结构，从所述第一面显露；在所述第一面键合包括第二晶圆在内的至少一个晶圆，所述第二晶圆具有朝向所述第一面的第三面和与所述第三面相对的第四面、且包括第二导电盲孔结构；对所述第一晶圆的第二面、所述第二晶圆的第四面分别进行刻蚀，以形成第一导电通孔结构、和第二导电通孔结构；所述第一导电通孔结构与所述第二导电通孔结构构成贯穿所述第一晶圆和所述第二晶圆的母通孔结构；在所述第一晶圆的第二面、所述第二晶圆的第四面分别形成导电走线层，用于电连接所述母通孔结构。

公开(公告)号：CN113793811B

公开(公告)日：2022-02-15

申请号：CN202111351802.3

申请日：2021-11-16

Applicant: 湖北三维半导体集成创新中心有限责任公司 ,  湖北江城实验室

Inventor： 刘天建 ,  田应超 ,  曹瑞霞 ,  谢冬

IPC: H01L21/50 ,  H01L21/60 ,  H01L25/065

Abstract: 本发明提供了一种芯片堆叠结构的连接方法，包括：提供一基板；将至少两个芯片堆叠结构固定在所述基板上，相邻的两个芯片堆叠结构之间具有间隙，每个芯片堆叠结构包括堆叠设置的多层芯片，每层芯片包括衬底、形成于所述衬底上焊盘以及覆盖所述衬底和所述焊盘的介质层，所述间隙暴露所述焊盘的侧面；去除所述间隙侧面的部分衬底和部分介质层，使所述焊盘局部突出于所述介质层；在所述芯片堆叠结构和所述基板表面形成连接材料层，去除所述芯片堆叠结构和所述基板表面的连接材料层，形成连接层，相邻的所述焊盘通过所述连接层连接；以及，填充所述间隙，以使至少两个芯片堆叠结构连接在一起。解了决芯片面积越大，良率越低的问题。

公开(公告)号：CN113793811A

公开(公告)日：2021-12-14

申请号：CN202111351802.3

申请日：2021-11-16

Applicant: 湖北三维半导体集成创新中心有限责任公司 ,  湖北江城实验室

Inventor： 刘天建 ,  田应超 ,  曹瑞霞 ,  谢冬

IPC: H01L21/50 ,  H01L21/60 ,  H01L25/065

Abstract: 本发明提供了一种芯片堆叠结构的连接方法，包括：提供一基板；将至少两个芯片堆叠结构固定在所述基板上，相邻的两个芯片堆叠结构之间具有间隙，每个芯片堆叠结构包括堆叠设置的多层芯片，每层芯片包括衬底、形成于所述衬底上焊盘以及覆盖所述衬底和所述焊盘的介质层，所述间隙暴露所述焊盘的侧面；去除所述间隙侧面的部分衬底和部分介质层，使所述焊盘局部突出于所述介质层；在所述芯片堆叠结构和所述基板表面形成连接材料层，去除所述芯片堆叠结构和所述基板表面的连接材料层，形成连接层，相邻的所述焊盘通过所述连接层连接；以及，填充所述间隙，以使至少两个芯片堆叠结构连接在一起。解了决芯片面积越大，良率越低的问题。