公开(公告)号：CN118412023A

公开(公告)日：2024-07-30

申请号：CN202410669749.9

申请日：2024-05-27

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力集成电路制造有限公司

Inventor： 陈静 ,  肖寒 ,  赵瑞勇 ,  刘玉兰 ,  刘源祯 ,  曹永峰 ,  黄冠群 ,  邵华

IPC: G11C11/412 ,  G11C11/419 ,  G11C7/18 ,  G11C7/12 ,  G11C7/10 ,  G11C5/06

Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。

公开(公告)号：CN112765922B

公开(公告)日：2024-04-19

申请号：CN202011639121.2

申请日：2020-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 陈静 ,  谢甜甜 ,  王青 ,  吕迎欢 ,  葛浩

IPC: G06F30/367

Abstract: 本发明提供了一种采用SOI衬底的射频晶体管的仿真模型，包括：核心器件，所述核心器件为一晶体管，包括源极、漏极、正栅、以及SOI衬底的背栅；所述核心器件的外围电路包括：栅极电阻、栅极到接触孔的电阻、源极和漏极电阻、栅极到源极的边缘电容、栅极到源极的寄生电容、栅极到漏极的边缘电容、栅极到漏极的寄生电容、埋层氧化物层电容、源端下方的埋层氧化物电容、漏端下面的埋层氧化物电容、埋层氧化物下方的阱区域的分布式电阻、衬底部分的电阻和电容、以及背栅电阻。本发明综合考虑了FDSOI衬底的特点，重新设计了一套更适合射频FDSOI领域的合适的器件模型，对比结果显示其于测试值高度吻合。

公开(公告)号：CN116413566A

公开(公告)日：2023-07-11

申请号：CN202111674038.3

申请日：2021-12-31

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈静 ,  葛浩 ,  胡一波 ,  任志鹏 ,  尹伊哲

IPC: G01R31/26

Abstract: 本发明提供了一种MOS晶体管老化模型的提取方法，包括如下步骤：建立阈值电压与界面陷阱电荷密度和固定陷阱电荷密度的关系；提取阈值电压与界面陷阱电荷密度的关系；提取恢复过程中界面陷阱积累系数；当器件处于首个应力下，近似忽略固定陷阱电荷，以界面陷阱电荷密度对阈值电压表征；器件处于首个恢复阶段，近似忽略固定电荷贡献，提取界面电荷密度随恢复时间的数值关系；后续应力阶段，提取固定电荷对应力老化阶段的贡献；后续恢复阶段，提取固定电荷对恢复阶段的贡献。本发明根据半导体器件的实际特点，在不同的电压偏置条件下针对不同类型的电荷建立相关模型，具有很好的表征能力，在多次老化循环应力下可以被固定电荷贡献度很好的表征。

公开(公告)号：CN111564167B

公开(公告)日：2023-04-07

申请号：CN202010324690.1

申请日：2020-04-22

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 陈静 ,  吕迎欢 ,  王硕 ,  葛浩 ,  谢甜甜

IPC: G11C7/24 ,  G11C11/412 ,  H10B10/00

Abstract: 本申请实施例提供了一种存储单元、晶体管的制备方法及存储单元的制备方法，其中，该存储单元是通过第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管，第七晶体管和第八晶体管，这八个晶体管的电性连接得到的具有特定功能的存储单元。本发明公开的存储单元相较于现有技术中的存储单元，在传统六管单元的基础上加入两个晶体管，以牺牲较小单元面积的情况下提升单元抗单粒子能力；该存储单元中的晶体管均采用“工”字型的栅氧层和金属栅结构，可有效抑制总剂量效应引起的上下边角漏电及侧壁漏电和寄生晶体管效应。此外，该存储单元不仅可以在抗单粒子效应能力上得到提高，还可以在存储数据的稳定性上得到增加。

公开(公告)号：CN112836812A

公开(公告)日：2021-05-25

申请号：CN202011638469.X

申请日：2020-12-31

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 王青 ,  陈静 ,  吕迎欢 ,  谢甜甜 ,  赵瑞勇

IPC: G06N3/063 ,  H01L29/788

Abstract: 本发明提供了一种基于浮栅晶体管的神经元网络，包括多节点输入单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极作为所述神经元网络的输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态神经网络的应用，实现了模拟信号到神经元信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于神经元网络。

公开(公告)号：CN112699629A

公开(公告)日：2021-04-23

申请号：CN202011600780.5

申请日：2020-12-29

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 任志鹏 ,  葛浩 ,  陈静 ,  吕迎欢 ,  谢甜甜

IPC: G06F30/367

Abstract: 本发明提供了一种变容二极管漏电电流的建模方法，包括如下步骤：提取拟合电压系数和尺寸拟合系数，建立正向漏电电流模型；提取宽长拟合系数和趋势拟合系数，建立反向漏电电流模型；拟合不同温度下的模型参数，建立温度模型；反馈验证。本发明针对变容二极管的漏电IV特性曲线进行物理特性与数学方法相结合的拟合，因此模型更为准确。

公开(公告)号：CN112687308A

公开(公告)日：2021-04-20

申请号：CN202011595333.5

申请日：2020-12-29

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 陈静 ,  吕迎欢 ,  谢甜甜 ,  王青 ,  葛浩

IPC: G11C11/411 ,  G11C11/416

Abstract: 本发明提供了低功耗静态随机存储器单元，包括由第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置；还包括第五N型晶体管，其栅极接第一CMOS反相器的输入端，源/漏极接第六N型晶体管的漏/源极；所述第五N型晶体管为背栅晶体管，其背栅接本体栅极；所述第六N型晶体管为背栅晶体管，其背栅接本体栅极，并连接至读字线。本发明在原有传统6管存储单元的基础上增加了第五和第六N型晶体管，写操作时的阈值电压变小，增强了静态随机存储器的写入能力；在读操作时，增大了读“0”电流。

公开(公告)号：CN112666440A

公开(公告)日：2021-04-16

申请号：CN202011473363.9

申请日：2020-12-15

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 陈静 ,  葛浩 ,  吕迎欢 ,  谢甜甜 ,  王青

IPC: G01R31/26 ,  G01R19/00

Abstract: 本发明提供了一种阈值电压的测量方法，包括如下步骤：在晶体管的栅极施加电压Vth0，源极与漏极之间施加一预设电压Vsd；测定源漏之间初始电流Id0；在所述晶体管的栅极均叠加电压偏移Vdelta1；再次测定源漏之间的电流Id1；评估|Id1‑Icon|是否小于一预设误差值，所述Icon为恒定的归一化电流，若小于则记录Vth0‑Vdelta1为该晶体管的阈值电压，若大于，则再次在第二晶体管的栅极均叠加电压偏移Vdelta2，所述Vdelta2的数值与Id1‑Icon呈一致性正相关。本发明考虑到测试获得的电流与归一化电流的数值关系，测试电流与归一化电流的差越大，则后续叠加的电压偏移就越大，两者呈一致性正相关，以使测试能够更迅速的逼近真实的阈值电压，提高了测试效率，有效降低相关测试时间。

公开(公告)号：CN112558925A

公开(公告)日：2021-03-26

申请号：CN202011473359.2

申请日：2020-12-15

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力微电子有限公司

Inventor： 陈静 ,  王青 ,  葛浩 ,  谢甜甜 ,  吕迎欢

IPC: G06F7/58

Abstract: 本发明提供了一种随机数发生单元，包括一晶体管，所述晶体管的栅极为输入端，源/漏极电学接地，漏/源极通过一隧道结电学连接至工作电平，所述隧道结为真随机数发生源，故所述晶体管的漏/源极端电平值即为输出的随机数。本发明由于采用真实物理过程作为真随机数的信号源，具有随机和不可预测等特性，因此消除了伪随机数的周期性和相关性等问题，产生的随机数分布均匀，符合不相关等特性，是一种高质量的真随机数。本发明是利用集成电路实现的片内真随机数生成器，利用了芯片设计的流水线，同步处理和资源复用等技术，具有成本低，稳定性好，速率快，易于实现等优点。

公开(公告)号：CN105870186B

公开(公告)日：2019-09-13

申请号：CN201610237267.1

申请日：2016-04-15

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈静 ,  吕凯 ,  罗杰馨 ,  柴展 ,  何伟伟 ,  黄建强 ,  王曦

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，所述P型动态阈值晶体管至少包括：衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行P型重掺杂分别形成PMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。