公开(公告)号：CN107689235B

公开(公告)日：2021-05-11

申请号：CN201710158459.8

申请日：2017-03-17

申请人： 株式会社东芝

发明人： 野口纮希 ,  藤田忍

IPC分类号： G11C7/06 ,  G11C7/08 ,  G11C7/18

摘要： 本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。

公开(公告)号：CN110289038B

公开(公告)日：2021-05-07

申请号：CN201910590912.1

申请日：2019-07-02

申请人： 珠海创飞芯科技有限公司

发明人： 冯一飞 ,  蔡万方 ,  王志刚

IPC分类号： G11C16/24 ,  G11C16/26 ,  G11C7/06 ,  G11C7/18

摘要： 本发明提供了一种NAND闪存的位线与读出放大器的连接方法以及读出放大器，该连接方法应用于读出放大器。其中，读出放大器包括高压器件以及低压器件，且高压器件以及低压器件均包括栅极以及有源区。具体的，本方法将高压器件设置在读出放大器中的第一预设位置，将低压器件设置在读出放大器中与第一预设位置相邻的第二预设位置。然后设置位线为连续不断的第二金属走线，每条位线通过第一过孔与一个高压器件中栅极电相连，高压器件中的有源区通过第二过孔与第一金属走线的一端电相连，第一金属走线的另一端通过第三过孔与一个低压器件的有源区电相连。即本发明将高压器件的有源区通过第一金属走线与低压器件相连，位线无需被切断，简化了生产工艺。

公开(公告)号：CN112581989A

公开(公告)日：2021-03-30

申请号：CN202010591834.X

申请日：2020-06-24

申请人： 英特尔公司

发明人： A·B·伊斯兰 ,  J·B·帕特尔 ,  B·斯里尼瓦桑

IPC分类号： G11C7/06 ,  G11C5/14

摘要： 用于感测模拟信号的感测电路包括电平移位器，该电平移位器将模拟信号从高压域移至低压域。信号来自高压域，并通过电平移位器传递到低压域。源线提供模拟信号，该模拟信号可以有选择地切换到感测放大器电路中。感测放大器处于低压域，并生成用于表示感测到的模拟信号的数字输出。

公开(公告)号：CN107430881B

公开(公告)日：2021-03-23

申请号：CN201580077285.1

申请日：2015-09-10

申请人： 东芝存储器株式会社

发明人： 长田佳晃 ,  初田幸辅

IPC分类号： G11C11/15 ,  G11C7/06 ,  G11C7/04

摘要： 根据一个实施例，一种半导体存储装置包含存储器单元、连接到所述存储器单元的位线及连接到所述位线的感测电路，其中所述感测电路包含：第一晶体管，其具有连接到所述位线的第一端；第二晶体管，其具有连接到所述第一晶体管的第二端的第一端；第三晶体管，其具有连接到所述位线的第一端；第四晶体管，其具有连接到所述第三晶体管的第二端的第一端；及放大器，其连接到所述第二晶体管的第二端及所述第四晶体管的第二端。

公开(公告)号：CN107408403B

公开(公告)日：2021-03-16

申请号：CN201680010965.6

申请日：2016-01-07

申请人： 美光科技公司

发明人： 桑贾伊·蒂瓦里 ,  凯尔·B·惠勒

IPC分类号： G11C7/06 ,  G11C7/10 ,  G11C11/4091 ,  G11C11/4096 ,  G11C19/28

摘要： 本发明的实例提供用于确定存储器中的最长元素的长度的设备及方法。一种实例方法包括使用控制感测电路的控制器来确定存储于存储器阵列中的向量的多个可变长度元素的最长元素的长度。

公开(公告)号：CN112447209A

公开(公告)日：2021-03-05

申请号：CN202010004496.5

申请日：2020-01-03

申请人： 铠侠股份有限公司

发明人： 駒井宏充

IPC分类号： G11C7/06 ,  G11C7/08 ,  G11C7/18

摘要： 实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置具备多个存储单元及连接于这些存储单元的多条位线、分别连接于这些多条位线的多个感测放大器单元、及连接于这些多个感测放大器单元的高速缓冲存储器。感测放大器单元具备：第1晶体管，连接于位线；第2晶体管，经由第1布线连接于第1晶体管；及感测晶体管，具备经由第2布线连接于第2晶体管的栅电极。而且，该半导体存储装置具备连接于第1感测放大器单元的第1布线及高速缓冲存储器的第3晶体管。而且，该半导体存储装置具备连接于第2感测放大器单元的第1布线及第1感测放大器单元的第2布线的第4晶体管。

公开(公告)号：CN112447208A

公开(公告)日：2021-03-05

申请号：CN201910818772.9

申请日：2019-08-30

申请人： 长鑫存储技术有限公司

发明人： 汪瑛

IPC分类号： G11C7/06 ,  G11C7/08

摘要： 本发明涉及存储技术领域，提出一种灵敏放大器，该灵敏放大器包括：第一反相器、第二反相器、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元、第六开关单元、第七开关单元、第八开关单元。该灵敏放大器可以通过控制第五开关单元、第六开关单元、第七开关单元、第八开关单元的开启或关断，实现该灵敏放大器工作于两个不同的电源轨中，用以减小灵敏放大器在噪声消除阶段时静态工作点的偏差。

公开(公告)号：CN112397110A

公开(公告)日：2021-02-23

申请号：CN202010474103.7

申请日：2020-05-29

申请人： 美光科技公司

发明人： H·N·文卡塔

IPC分类号： G11C7/06 ,  G11C7/08

摘要： 本申请案涉及使用共享的共源极驱动器来减小裸片大小且改善存储器单元恢复。存储器装置可采用在感测放大电路中具有成对晶体管的触发器以感测存储在存储器单元中的电荷以执行读取及/或激活操作。感测放大电路可采用驱动电路中的驱动装置以将读取存储器锁存到高或低电压。实施例包含通过在不同感测放大模块中共享所述驱动电路来促进减少具有更快存储器单元恢复的存储器装置的系统及方法。实施例可采用所述感测放大电路中的切换电路来防止意外或错误读出。

公开(公告)号：CN112365909A

公开(公告)日：2021-02-12

申请号：CN202011240866.1

申请日：2020-11-09

申请人： 海光信息技术股份有限公司

发明人： 白海银 ,  黄瑞锋

IPC分类号： G11C7/12 ,  G11C7/06

摘要： 本申请涉及一种存储器控制电路、存储器、处理器及电子设备。存储器控制电路包括用于连接存储模块的真位线和互补位线、用于连接灵敏放大器的真灵敏放大器输入信号线和互补灵敏放大器输入信号线、第一预充电模块和/或第二预充电模块。真位线用于获得第一读取信号，互补位线用于获得第二读取信号，真灵敏放大器输入信号线与真位线连接，且通过读选信号控制通断，互补灵敏放大器输入信号线与互补位线连接，且通过读选信号控制通断。第一预充电模块用于将真灵敏放大器输入信号线和互补灵敏放大器输入信号线上携带的历史电压信号调整至第一目标电压，第一目标电压小于电源电压。存储器控制电路、存储器、处理器及电子设备能够提高存储器的读取速度。

公开(公告)号：CN112005303A

公开(公告)日：2020-11-27

申请号：CN201980026764.9

申请日：2019-03-22

申请人： 美光科技公司

发明人： M·斯福尔津 ,  P·阿马托

IPC分类号： G11C16/26 ,  G11C16/30 ,  G11C7/06 ,  G06F3/06

摘要： 感测存储器单元可包含：将电压斜坡施加到存储器单元群组以感测其各自状态；响应于所述经施加电压斜坡而感测所述存储器单元中的一者何时发生第一切换事件；在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加；及确定所述群组的哪些额外存储器单元在所述特定时间量期间经历所述切换事件。确定为已响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第一数据值且确定为未响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第二数据值。所述群组根据经约束使得每一代码模式包含具有所述第一数据值的至少一个数据单元的编码功能存储数据。