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公开(公告)号：CN117371238A
公开(公告)日：2024-01-09
申请号：CN202311439868.7
申请日：2023-11-01
Applicant: 北京大学
Abstract: 本发明公开了一种面向高密度存储的三维环状铁电电容的仿真方法。本发明利用矢量合成分解原则来定义环状结构的极轴方向，可以准确仿真三维环状结构中径向对称的极化分布，同时能够反映氧化铪基铁电材料多畴极化翻转等特点。本发明的仿真方法填补了目前针对三维环状结构铁电电容电学特性准确仿真描述上的缺失。本发明的仿真方法能够进一步计入氧化铪基铁电电容的多相共存的晶粒分布特点，从而可以作为准确评估面向更高密度存储的三维铁电电容性能的可靠依据。
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公开(公告)号：CN116978857A
公开(公告)日：2023-10-31
申请号：CN202310610459.2
申请日：2023-05-26
Applicant: 北京大学
IPC: H01L21/76
Abstract: 本发明提供了一种隧穿场效应晶体管器件的隔离方法，属于微纳电子学技术领域。本发明在TFET器件的基础上加入了三个隔离结构，不同隧穿场效应晶体管的同种掺杂类型的源漏区之间的漏电通路中，不论是源漏区与隔离结构二之间，还是隔离结构二与隔离结构三之间，不存在正偏PN结，全部是反偏或者零偏PN结，结合隔离结构一，可以实现对不同隧穿场效应晶体管之间泄漏电流的抑制作用。本发明可以在不增大版图面积的前提下，有效隔离TFET器件间的漏电，使得TFET电路正常工作的同时，发挥出其低功耗的优势。
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公开(公告)号：CN112381217B
公开(公告)日：2022-05-20
申请号：CN202011228618.5
申请日：2020-11-06
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出一种实现突触具备兴奋和抑制功能的方法，属于神经形态计算中突触硬件技术领域。该方法采用铁电晶体管FeFET和PMOS构成突触电路；FeFET实现突触的可塑性和记忆特性，FeFET的栅端作为编程(或擦除)端口，源端偏置为抑制电压，漏端连接于PMOS的漏端，作为突触电压输出端；PMOS的源端作为前级神经元的脉冲输入端，栅端偏置在固定电源电压；当前级神经元传递电压输出时，PMOS和FeFET沟道电阻分压产生突触的兴奋型或抑制型的电压输出。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，具有较强的驱动能力，有利于大规模的高度互联的神经网络的硬件实现。
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Patent Agency Ranking
公开(公告)号：CN111898329B
公开(公告)日：2022-04-26
申请号：CN202010660739.0
申请日：2020-07-10
Applicant: 北京大学
Abstract: 本发明提出了一种基于铁电晶体管FeFET的卷积计算方法，属于卷积神经网络中卷积计算技术领域。该方法首先构建一个由m*n个铁电晶体管FeFET组成的存储阵列，一个m位的移位寄存器和一个n位的移位寄存器；其中，铁电晶体管FeFET排列成m行n列的存储阵列，用于存储输入特征图和存内计算并输出卷积运算的结果；m位移位寄存器用于存储卷积核分解的列向量，同时给字线输出电压；n位移位寄存器用于存储卷积核分解的行向量，同时给位线输出电压。本发明与传统的将卷积计算转化成矩阵乘法的实现方式相比，回避了复杂的数据调度和冗余数据存储，硬件开销大大降低，为卷积神经网络的硬件实现提供了一个新的设计思路。
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公开(公告)号：CN114093397A
公开(公告)日：2022-02-25
申请号：CN202111387996.2
申请日：2021-11-22
Applicant: 北京大学
Abstract: 本发明提出了一种抑制铁电晶体管FeFET涨落的写操作方法，属于神经网络加速器领域。该方法利用FeFET源端电压负反馈机制，与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)连接；FeFET的栅端作为编程(或擦除)端口，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；读操作时，N1关断N2导通，提取FeFET沟道电导；写操作时，N1的栅电压固定，N2关断，则FeFET和N1构成源跟随负反馈写操作通路，FeFET的VGS随着极化翻转而自适应动态改变，抑制FeFET写操作涨落。本发明降低硬件开销和能耗，有利于高精度低功耗神经网络加速器芯片实现。
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公开(公告)号：CN113903378A
公开(公告)日：2022-01-07
申请号：CN202111219144.2
申请日：2021-10-20
Applicant: 北京大学
Abstract: 本发明提出了一种基于铁电晶体管的延时调制方法，属于神经网络加速器领域。该方法构建延时调制单元电路包括铁电晶体管、N型MOSFET和P型MOSFET构成的反相器结构；其中，FeFET的漏端连接于反相器中NMOS的源端，FeFET的源端连接于GND；在编程操作时，FeFET栅端接收高于铁电层矫顽电压的编程电压脉冲，铁电极化翻转调节器件阈值电压，实现权重编程；在局域乘计算操作时，FeFET栅端偏置在代表神经网络的输入的非破坏性读模式的电压，初始计算脉冲作用在延时调制单元的反相器的输入端，输出脉冲相对于输入脉冲的延时时间即为局域乘法计算的结果。本发明可以显著降低硬件开销，有利于大规模的时间域神经网络加速器芯片实现。
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公开(公告)号：CN113871386A
公开(公告)日：2021-12-31
申请号：CN202111068025.1
申请日：2021-09-13
Applicant: 北京大学
IPC: H01L27/11502
Abstract: 本发明公开了一种基于非对称叠层铁电电容及低压高速铁电存储器和制备方法，属于半导体存储器件领域。该非对称叠层铁电电容由顶电极、底电极以及两电极之间的双介质层构成，双介质层具体为与顶电极相邻的铁电介质层和与底电极相邻的介质层，本发明利用介质层作为籽层为铁电介质层提供结晶模板，能够在厚度不变的情况下提升铁电相占比；并利用不同元素还原性产生氧空位浓度梯度，从而产生内建电场辅助极化翻转。本发明提升了铁电随机存储器的存储窗口；且内建电场增强了读出电压，提高读出速度，缓解由于低电压操作带来的动态问题，有利于铁电随机存储器在低压高速下的应用。
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公开(公告)号：CN112381217A
公开(公告)日：2021-02-19
申请号：CN202011228618.5
申请日：2020-11-06
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出一种实现突触具备兴奋和抑制功能的方法，属于神经形态计算中突触硬件技术领域。该方法采用铁电晶体管FeFET和PMOS构成突触电路；FeFET实现突触的可塑性和记忆特性，FeFET的栅端作为编程(或擦除)端口，源端偏置为抑制电压，漏端连接于PMOS的漏端，作为突触电压输出端；PMOS的源端作为前级神经元的脉冲输入端，栅端偏置在固定电源电压；当前级神经元传递电压输出时，PMOS和FeFET沟道电阻分压产生突触的兴奋型或抑制型的电压输出。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，具有较强的驱动能力，有利于大规模的高度互联的神经网络的硬件实现。
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