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公开(公告)号：CN113962373B
公开(公告)日：2024-10-25
申请号：CN202111385646.2
申请日：2021-11-22
Applicant: 北京大学
Abstract: 本发明提出了一种实现兼具突触和神经元功能的神经形态器件的方法，属于神经形态计算中神经形态器件技术领域。本发明将金属层‑铁电层‑金属层的底电极与N型MOSFET栅端串接构成铁电神经形态器件，调节铁电层面积大于NMOS栅面积，增大退极化场以获得极化背翻转短时弛豫特性，和宽的矫顽场分布的铁电畴以保证器件的长时间弛豫特性，从而实现神经形态器件兼具突触和神经元功能。采用本发明可以显著降低硬件开销，且具有CMOS工艺兼容性，有利于大规模的高度互联的脉冲神经网络的硬件实现。
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公开(公告)号：CN113903378B
公开(公告)日：2024-05-24
申请号：CN202111219144.2
申请日：2021-10-20
Applicant: 北京大学
Abstract: 本发明提出了一种基于铁电晶体管的延时调制方法，属于神经网络加速器领域。该方法构建延时调制单元电路包括铁电晶体管、N型MOSFET和P型MOSFET构成的反相器结构；其中，FeFET的漏端连接于反相器中NMOS的源端，FeFET的源端连接于GND；在编程操作时，FeFET栅端接收高于铁电层矫顽电压的编程电压脉冲，铁电极化翻转调节器件阈值电压，实现权重编程；在局域乘计算操作时，FeFET栅端偏置在代表神经网络的输入的非破坏性读模式的电压，初始计算脉冲作用在延时调制单元的反相器的输入端，输出脉冲相对于输入脉冲的延时时间即为局域乘法计算的结果。本发明可以显著降低硬件开销，有利于大规模的时间域神经网络加速器芯片实现。
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公开(公告)号：CN112381217B
公开(公告)日：2022-05-20
申请号：CN202011228618.5
申请日：2020-11-06
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出一种实现突触具备兴奋和抑制功能的方法，属于神经形态计算中突触硬件技术领域。该方法采用铁电晶体管FeFET和PMOS构成突触电路；FeFET实现突触的可塑性和记忆特性，FeFET的栅端作为编程(或擦除)端口，源端偏置为抑制电压，漏端连接于PMOS的漏端，作为突触电压输出端；PMOS的源端作为前级神经元的脉冲输入端，栅端偏置在固定电源电压；当前级神经元传递电压输出时，PMOS和FeFET沟道电阻分压产生突触的兴奋型或抑制型的电压输出。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，具有较强的驱动能力，有利于大规模的高度互联的神经网络的硬件实现。
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公开(公告)号：CN114093397A
公开(公告)日：2022-02-25
申请号：CN202111387996.2
申请日：2021-11-22
Applicant: 北京大学
Abstract: 本发明提出了一种抑制铁电晶体管FeFET涨落的写操作方法，属于神经网络加速器领域。该方法利用FeFET源端电压负反馈机制，与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)连接；FeFET的栅端作为编程(或擦除)端口，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；读操作时，N1关断N2导通，提取FeFET沟道电导；写操作时，N1的栅电压固定，N2关断，则FeFET和N1构成源跟随负反馈写操作通路，FeFET的VGS随着极化翻转而自适应动态改变，抑制FeFET写操作涨落。本发明降低硬件开销和能耗，有利于高精度低功耗神经网络加速器芯片实现。
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公开(公告)号：CN113903378A
公开(公告)日：2022-01-07
申请号：CN202111219144.2
申请日：2021-10-20
Applicant: 北京大学
Abstract: 本发明提出了一种基于铁电晶体管的延时调制方法，属于神经网络加速器领域。该方法构建延时调制单元电路包括铁电晶体管、N型MOSFET和P型MOSFET构成的反相器结构；其中，FeFET的漏端连接于反相器中NMOS的源端，FeFET的源端连接于GND；在编程操作时，FeFET栅端接收高于铁电层矫顽电压的编程电压脉冲，铁电极化翻转调节器件阈值电压，实现权重编程；在局域乘计算操作时，FeFET栅端偏置在代表神经网络的输入的非破坏性读模式的电压，初始计算脉冲作用在延时调制单元的反相器的输入端，输出脉冲相对于输入脉冲的延时时间即为局域乘法计算的结果。本发明可以显著降低硬件开销，有利于大规模的时间域神经网络加速器芯片实现。
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Patent Agency Ranking
公开(公告)号：CN112381217A
公开(公告)日：2021-02-19
申请号：CN202011228618.5
申请日：2020-11-06
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出一种实现突触具备兴奋和抑制功能的方法，属于神经形态计算中突触硬件技术领域。该方法采用铁电晶体管FeFET和PMOS构成突触电路；FeFET实现突触的可塑性和记忆特性，FeFET的栅端作为编程(或擦除)端口，源端偏置为抑制电压，漏端连接于PMOS的漏端，作为突触电压输出端；PMOS的源端作为前级神经元的脉冲输入端，栅端偏置在固定电源电压；当前级神经元传递电压输出时，PMOS和FeFET沟道电阻分压产生突触的兴奋型或抑制型的电压输出。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，具有较强的驱动能力，有利于大规模的高度互联的神经网络的硬件实现。
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公开(公告)号：CN118070860A
公开(公告)日：2024-05-24
申请号：CN202410220430.8
申请日：2024-02-28
Applicant: 北京大学
Abstract: 本发明提供一种基于铁电场效应晶体管的支持片上训练的存内计算方法，构建基于铁电场效应晶体管的双极随机权重更新规则的对称存内计算单元，其包括差分存储单元和三态输出同或逻辑编程单元，差分存储单元包括两个的N型铁电场效应晶体管T1、T2，T1为核心存储的权重器件，其栅极为编程端口，连接三态输出同或逻辑编程单元的输出端，T2为差分权重器件，三态输出同或逻辑编程单元包括两个N型和两个P型MOSFET，M1～M4，其中M3的源极接在同或逻辑控制端。本发明可实现全模拟的存内乘累加运算与全片权重的并行更新，有前向传播、反向传播和权重更新三种工作模式，且可在行、列两个维度扩展，支持DNN的片上训练，应用前景广阔。
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公开(公告)号：CN114758695A
公开(公告)日：2022-07-15
申请号：CN202210356463.6
申请日：2022-04-06
Applicant: 北京大学
IPC: G11C11/22
Abstract: 本发明提出了一种基于铁电隧穿场效应晶体管FeTFET实现多值内容可寻址存储器MCAM的方法，在单个FeTFET上实现了MCAM的完整功能。本发明利用隧穿场效应晶体管FeTFET的隧穿电流特性，将铁电材料叠加到栅介质层上，得到同时受栅极电压和铁电极化强度控制的双极性的沟道电导，利用铁电多级极化状态实现多值存储，结合TFET的双极特性，在不需要额外增加晶体管或者其他外围电路的条件下便可以实现MCAM。相较于目前报道的基于各种新兴的非易失性存储器的MCAM，本发明具有显著降低的单元面积以及更加简洁的编程与搜索操作过程，相应地带来更高的能效。本发明将MCAM的硬件代价降低到理论最低，具有十分广阔的应用空间。
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公开(公告)号：CN114093397B
公开(公告)日：2024-05-24
申请号：CN202111387996.2
申请日：2021-11-22
Applicant: 北京大学
Abstract: 本发明提出了一种抑制铁电晶体管FeFET涨落的写操作方法，属于神经网络加速器领域。该方法利用FeFET源端电压负反馈机制，与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)连接；FeFET的栅端作为编程(或擦除)端口，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；读操作时，N1关断N2导通，提取FeFET沟道电导；写操作时，N1的栅电压固定，N2关断，则FeFET和N1构成源跟随负反馈写操作通路，FeFET的VGS随着极化翻转而自适应动态改变，抑制FeFET写操作涨落。本发明降低硬件开销和能耗，有利于高精度低功耗神经网络加速器芯片实现。
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公开(公告)号：CN114743578B
公开(公告)日：2024-05-17
申请号：CN202210355720.4
申请日：2022-04-06
Applicant: 北京大学
IPC: G11C11/22
Abstract: 本发明提出了一种基于铁电隧穿场效应晶体管FeTFET实现三态内容可寻址存储器TCAM的方法，在单个FeTFET上实现了TCAM的完整功能。本发明利用隧穿场效应晶体管TFET独特的双极带带隧穿电流特性，将铁电材料叠加到栅介质层上，得到同时受栅极电压和铁电极化强度控制的双极性的沟道电导，突破了传统CAM的两路互补路径的电路拓扑结构。相较于基于传统静态随机存取存储器的TCAM以及目前报道的基于各种新兴的非易失性存储器的TCAM，本发明具有显著降低的单元面积以及更加简洁的编程与搜索操作过程，相应地带来更高的能效。本发明将TCAM的硬件代价降低到理论最低，具有十分广阔的应用空间。
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