公开(公告)号：CN109192790B

公开(公告)日：2023-08-11

申请号：CN201811332649.8

申请日：2018-11-09

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  周锦程 ,  杨卓

IPC分类号： H01L29/872 ,  H01L21/04

摘要： 本发明涉及半导体技术领域，具体公开了一种碳化硅肖特基二极管及其制造方法，其中所述碳化硅肖特基二极管包括：包括N型碳化硅衬底（2）、N型外延层（3）、阳极电极和阴极电极所述N型外延层（3）的外延面上设有P型阱区并形成N型阱区（5）；所述P型阱区包括第二P型阱区（6），所述第二P型阱区（6）的周围连有第一P型阱区（4），所述第一P型阱区（4）与第二P型阱区（6）电势相同。本发明通过第二P型阱区（6）与N型外延层（3）组成的PN二极管的开启带动了第一P型阱区（4）与N型外延层（3）组成的PN结的开启，使得器件的浪涌电流明显增加。

公开(公告)号：CN107204372B

公开(公告)日：2023-06-06

申请号：CN201710591047.3

申请日：2017-07-19

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  周锦程

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L27/088 ,  H01L21/336

摘要： 本发明涉及一种优化终端结构的沟槽型功率半导体器件及制作方法，其特征在于：第一导电类型外延层上设有至少一个第二类沟槽，第二类沟槽两侧第一导电类型外延层的表面依次设有第二导电类型体区和绝缘介质层，第一类沟槽与第二类沟槽间的第二导电类型体区内设有重掺杂第二导电类型源区，源极金属穿过绝缘介质层上的通孔与所述重掺杂第二导电类型源区接触，第二类沟槽内设有一层氧化层，在沟槽侧壁的氧化层上覆盖有多晶硅，且侧壁的多晶硅间通过绝缘介质层绝缘，第二类沟槽下方设有第二导电类型阱区；本发明制造方法与现有半导体工艺兼容，且减少了光刻板数量，减小了终端的宽度，降低了制造成本，同时通过优化终端结构提高了器件的耐压能力。

公开(公告)号：CN115548089A

公开(公告)日：2022-12-30

申请号：CN202210945041.2

申请日：2021-03-15

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  黄薛佺 ,  杨卓

IPC分类号： H01L29/06 ,  H01L27/02 ,  H01L29/739 ,  H01L21/331

摘要： 本发明提供一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。本发明提高了芯片面积的利用率，从而降低了集成电路的成本。

公开(公告)号：CN115548088A

公开(公告)日：2022-12-30

申请号：CN202210943107.4

申请日：2021-03-15

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  黄薛佺 ,  杨卓

IPC分类号： H01L29/06 ,  H01L29/861 ,  H01L27/02

摘要： 本发明提供一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。本发明提高了芯片面积的利用率，从而降低了集成电路的成本。

公开(公告)号：CN115064584B

公开(公告)日：2022-10-25

申请号：CN202210971236.4

申请日：2022-08-15

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  周锦程 ,  李宗清 ,  杜丽娜

IPC分类号： H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/417 ,  H01L29/423 ,  H01L29/739

摘要： 本发明涉及功率半导体晶体管技术领域，提供一种具有载流子存储层的沟槽栅IGBT器件，从下至上依次设置集电极金属电极、集电极区、缓冲层、外延层、载流子存储层，在载流子存储层的表面设有互相平行的沟槽，沟槽内设有发射极多晶硅与第一栅极多晶硅，所述第一栅极多晶硅位于发射极多晶硅的上方，在沟槽水平延伸的方向上，在相邻的沟槽之间的区域的上表面，发射区、P型体区、载流子存储层、P型体区依次循环分布，所述发射区和P型体区与发射极金属电极欧姆接触，所述第一栅极多晶硅的下表面与载流子存储层的上表面之间的距离小于P型体区的下表面与载流子存储层的上表面之间的距离，本发明能够降低饱和电流，具有优秀的短路能力。

公开(公告)号：CN115064583B

公开(公告)日：2022-10-25

申请号：CN202210959324.2

申请日：2022-08-11

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  杨卓 ,  黄薛佺 ,  叶鹏

IPC分类号： H01L29/06 ,  H01L29/08 ,  H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

摘要： 本发明涉及一种高雪崩耐量碳化硅MOSFET器件及其制备方法，器件包括N型漏极及漏极金属，N型漏极上设有N型外延层，在N型外延层上方设有纵向沟槽，纵向沟槽内部设有沟槽栅多晶硅，沟槽栅多晶硅外围被沟槽栅氧化层所包裹，在N型外延层中相邻的两个纵向沟槽之间设有P型体区，P型体区与相邻的两个纵向沟槽垂直相交，P型体区表面设有N型源极和P型源极，N型源极、P型体区、N型外延层表面设有平面栅氧化层，平面栅氧化层上方还设有平面栅多晶硅，N型源极和P型源极表面还设有接触孔将源极表面连接至源极金属，栅极多晶硅和源极金属之间还设有绝缘介质层。本发明有效提升MOSFET器件雪崩耐量，同时能降低器件的特征导通电阻。

公开(公告)号：CN115188806A

公开(公告)日：2022-10-14

申请号：CN202210830246.6

申请日：2022-07-15

申请人： 无锡新洁能股份有限公司 ,  国硅集成电路技术(无锡)有限公司

发明人： 朱袁正 ,  杨卓 ,  黄薛佺 ,  张允武 ,  陆扬扬

IPC分类号： H01L29/08 ,  H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

摘要： 本发明涉及一种横向功率MOSFET器件及其制造方法。本发明在第一导电类型衬底上方设有第一导电类型外延层，在第一导电类型外延层内设有纵向沟槽，纵向沟槽内设有第一栅极和第二栅极，在第一导电类型外延层表面设有第二导电类型体区，第二导电类型体区中设有第一导电类型源极和第二导电类型源极，第一导电类型源极和纵向沟槽相接，在纵向沟槽水平延伸的方向上，第二导电类型体区中还设有与纵向沟槽相邻的第一导电类型漏极。本发明提供的横向功率MOSFET器件及其制造方法和传统SGT MOSFET器件的制造方法兼容，使用一套工艺流程就能同时兼顾横向功率MOSFET器件和SGT MOSFET器件，提高了工艺的泛用性并降低了制造成本。

公开(公告)号：CN113540215B

公开(公告)日：2022-09-23

申请号：CN202110801633.2

申请日：2021-07-15

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  叶鹏 ,  周锦程 ,  刘晶晶

IPC分类号： H01L29/417 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

摘要： 本发明属于功率半导体技术领域，具体涉及一种高可靠性功率MOSFET及其制造方法。本发明的高可靠性功率MOSFET，包括半导体基板，在所述基板表面设有多条互相平行的第一类沟槽与一圈环绕第一类沟槽的第二类沟槽，在所述第一类沟槽延伸的方向上，第一类沟槽与第二类沟槽连接，所述第二类沟槽的上半段设有靠近有源区的一侧的第二类栅极多晶硅与远离有源区的一侧的填充绝缘介质，所述源极金属通过位于填充绝缘介质内的第二类通孔与第二屏蔽栅多晶硅欧姆接触，在所述第一类沟槽与第二类沟槽的连接处，第一栅极多晶硅与第二类栅极多晶硅电连接，第一屏蔽栅多晶硅与第二屏蔽栅多晶硅电连接，本发明的结构设计能够提高器件的可靠性，并且降低成本。

公开(公告)号：CN115064583A

公开(公告)日：2022-09-16

申请号：CN202210959324.2

申请日：2022-08-11

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  杨卓 ,  黄薛佺 ,  叶鹏

IPC分类号： H01L29/06 ,  H01L29/08 ,  H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

摘要： 本发明涉及一种高雪崩耐量碳化硅MOSFET器件及其制备方法，器件包括N型漏极及漏极金属，N型漏极上设有N型外延层，在N型外延层上方设有纵向沟槽，纵向沟槽内部设有沟槽栅多晶硅，沟槽栅多晶硅外围被沟槽栅氧化层所包裹，在N型外延层中相邻的两个纵向沟槽之间设有P型体区，P型体区与相邻的两个纵向沟槽垂直相交，P型体区表面设有N型源极和P型源极，N型源极、P型体区、N型外延层表面设有平面栅氧化层，平面栅氧化层上方还设有平面栅多晶硅，N型源极和P型源极表面还设有接触孔将源极表面连接至源极金属，栅极多晶硅和源极金属之间还设有绝缘介质层。本发明有效提升MOSFET器件雪崩耐量，同时能降低器件的特征导通电阻。

公开(公告)号：CN115050815A

公开(公告)日：2022-09-13

申请号：CN202210964525.1

申请日：2022-08-12

申请人： 无锡新洁能股份有限公司

发明人： 朱袁正 ,  童鑫 ,  周锦程 ,  叶鹏

IPC分类号： H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

摘要： 本发明涉及一种自保护的半导体结构及制造方法，在第一导电类型外延内的第二导电类型柱顶部的第二导电类型体区中形成第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构，然后在第一导电类型外延层的上方依次形成第一绝缘介质层、多晶硅电压钳位结构、第二绝缘介质层与源极金属层，第一导电类型第一源区通过源极金属层与多晶硅电压钳位结构内的第二导电类型多晶硅区电连接，第一导电类型第二源区与多晶硅电压钳位结构内的第一导电类型多晶硅区电连接。本发明结构能够有效抑制控制栅结构两侧的电压过冲，保证器件的高可靠性。