公开(公告)号：CN101393904B

公开(公告)日：2012-08-08

申请号：CN200810176959.5

申请日：2008-05-16

Applicant: 三星电子株式会社

Inventor： 洪琮沅 ,  李钟鸣 ,  崔凤贤 ,  李贤培 ,  成金重

IPC: H01L23/522 ,  H01L21/768

Abstract: 本发明公开了一种包括层间导电接触的半导体器件及其形成方法，其中半导体器件包括：第一绝缘层，在半导体器件的下层接触区域上，第一绝缘层具有上表面；第一导电图案，在穿过第一绝缘层的第一开口中，第一导电图案的上部具有第一宽度，第一导电图案的上表面相对于第一绝缘层的上表面凹陷，从而第一导电图案的上表面相对于下层接触区域的高度小于第一绝缘层的上表面相对于下层接触区域的高度；以及第二导电图案，其接触第一导电图案的上表面，第二导电图案的下部具有小于第一宽度的第二宽度。

公开(公告)号：CN110400800B

公开(公告)日：2025-04-04

申请号：CN201910328300.5

申请日：2019-04-23

Applicant: 三星电子株式会社

Inventor： 林根元 ,  白石千 ,  千志成 ,  辛宗祐 ,  崔凤贤

IPC: H10D84/40

Abstract: 一种半导体器件，包括：外围电路层，包括下基板；存储器单元层，在所述外围电路层上，包括第一上基板和第二上基板，所述第一上基板和所述第二上基板沿第一方向相邻地设置在所述外围电路层的上表面上；至少一个切割区域，在所述第一上基板和所述第二上基板之间；以及至少一个半导体图案，在所述第一上基板与所述第二上基板之间，并且与所述至少一个切割区域相邻。

公开(公告)号：CN110867448A

公开(公告)日：2020-03-06

申请号：CN201910762891.7

申请日：2019-08-16

Applicant: 三星电子株式会社

Inventor： 金俊亨 ,  金洸秀 ,  崔凤贤 ,  金是完

IPC: H01L27/11556 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种三维半导体存储器件包括：衬底，包括沿第一方向布置的单元阵列区域和第一连接区域；以及衬底上的第一块结构，第一块结构包括：下叠层，包括竖直堆叠在衬底上的多个下电极；以及暴露下叠层的中间叠层，中间叠层包括竖直堆叠在下叠层上的多个中间电极，其中，在单元阵列区域上，第一块结构在与第一方向交叉的第二方向上具有第一宽度，并且其中，在第一连接区域上，第一块结构在第二方向上具有大于第一宽度的第二宽度。

公开(公告)号：CN111048519B

公开(公告)日：2024-12-17

申请号：CN201910890603.6

申请日：2019-09-19

Applicant: 三星电子株式会社

Inventor： 辛承俊 ,  崔凤贤

IPC: H10B41/27

Abstract: 一种竖直存储器件包括具有单元阵列区和阶梯区的衬底。栅电极在第一方向和第三方向上彼此间隔开。沟道在单元阵列区上沿第一方向延伸穿过栅电极。每一个栅电极沿第二方向延伸。一个或多个栅电极在第二方向上的端部在衬底的阶梯区上形成第一阶梯结构。第一阶梯结构包括在第三方向上顺序设置的第一台阶、第二台阶和第三台阶。每一个第一台阶具有第一长度，第二台阶具有大于第一长度的第二长度，并且第三台阶具有大于第二长度的第三长度。

公开(公告)号：CN113224078A

公开(公告)日：2021-08-06

申请号：CN202011264686.7

申请日：2020-11-12

Applicant: 三星电子株式会社

Inventor： 辛承俊 ,  金是完 ,  崔凤贤

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 一种三维3D半导体存储器件包括电极结构，所述电极结构包括堆叠在半导体衬底上的多个电极，并且电极结构沿第一方向延伸并在垂直于第一方向的第二方向上通过分离区域彼此间隔开。3D半导体存储器件包括地选择栅电极，所述地选择栅电极包括电极结构的多个电极中的最下面的电极，其中，在地选择栅电极的水平上，分离区域包括第一端部，并且至少一个地选择栅切割区域与分离区域的第一端部重叠，并且使地选择栅电极彼此电隔离。

公开(公告)号：CN112951835A

公开(公告)日：2021-06-11

申请号：CN202011447002.7

申请日：2020-12-09

Applicant: 三星电子株式会社

Inventor： 辛承俊 ,  金是完 ,  崔凤贤

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种半导体器件包括下部结构、在下部结构上并从存储器单元区域延伸到连接区域中的堆叠结构、在堆叠结构上在连接区域中的栅极接触插塞、以及在存储器单元区域中穿过堆叠结构的存储器垂直结构，其中堆叠结构包括交替堆叠的层间绝缘层和水平层，其中，在连接区域中，堆叠结构包括阶梯区域和平坦区域，其中阶梯区域包括降低的垫，其中平坦区域包括平坦垫区域、平坦边缘区域以及在平坦垫区域与平坦边缘区域之间的平坦虚设区域，以及其中栅极接触插塞包括在垫上的第一栅极接触插塞、在平坦垫区域上的平坦接触插塞和在平坦边缘区域上的平坦边缘接触插塞。

公开(公告)号：CN110634872A

公开(公告)日：2019-12-31

申请号：CN201910445216.1

申请日：2019-05-27

Applicant: 三星电子株式会社

Inventor： 金光洙 ,  金是完 ,  金俊亨 ,  吴京泽 ,  崔凤贤

IPC: H01L27/11521 ,  H01L27/11539 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11582

Abstract: 提供了一种包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件，所述三维半导体存储器件包括：基底；栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠的栅电极；贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构。所述栅电极中的最下面的栅电极彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。