公开(公告)号：CN112768462B

公开(公告)日：2022-12-20

申请号：CN202110132823.X

申请日：2021-01-29

申请人： 长江存储科技有限责任公司

发明人： 王溢欢 ,  肖亮 ,  张明康 ,  李倩

IPC分类号： H01L27/11568 ,  H01L27/11575 ,  H01L27/11582

摘要： 本发明提供一种三维存储器及其制备方法。三维存储器的制备方法包括：提供晶圆结构，所述晶圆结构包括存储单元阵列，所述存储单元阵列包括第一衬底、第一绝缘层以及功能层，所述第一衬底包括第一表面以及与所述第一表面相对设置的第二表面，所述第一绝缘层形成在所述第一表面上，所述功能层形成在所述第二表面上；在所述第一绝缘层与所述第一衬底内形成接触孔，所述接触孔露出所述功能层；在所述接触孔内形成所述第一触点，所述第一触点与所述功能层平齐。本申请的三维存储器结构平整，三维存储器的良率较高。

公开(公告)号：CN115483223A

公开(公告)日：2022-12-16

申请号：CN202210003352.7

申请日：2022-01-04

申请人： 爱思开海力士有限公司

发明人： 金场院 ,  朴美性 ,  朴寅洙 ,  张晶植 ,  崔元根

IPC分类号： H01L27/11575 ,  H01L27/11582

摘要： 提供了一种半导体存储器装置和半导体存储器装置的制造方法。该半导体存储器装置包括栅极层叠结构，该栅极层叠结构具有单元阵列区域和具有阶梯形状的接触区域，并且单元阵列区域的第一侧壁的粗糙度大于接触区域的第二侧壁的粗糙度。

公开(公告)号：CN110993607B

公开(公告)日：2022-12-16

申请号：CN201911147935.1

申请日：2019-11-21

申请人： 长江存储科技有限责任公司

发明人： 王永庆 ,  陈赫 ,  董金文 ,  王博 ,  伍术 ,  华子群

IPC分类号： H01L27/11524 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/324

摘要： 本发明提供一种具有阻挡结构的存储器件及其制备方法，该方法包括：提供第一晶圆及第二晶圆，第一晶圆包括第一晶圆键合面，第一晶圆包含存储单元阵列，存储单元阵列包括至少一个沟道柱，第二晶圆包括第二晶圆键合面，第二晶圆包含外围电路；于第一晶圆中和/或第二晶圆中嵌入氢阻挡层，其中，氢阻挡层形成于靠近第一晶圆键合面和/或靠近第二晶圆键合面；通过第一晶圆键合面及第二晶圆键合面键合第一晶圆及第二晶圆；在氢气氛下进行退火。该氢阻挡层可有效阻挡退火时产生的游离氢扩散进入所述第二晶圆内的外围电路结构中，降低对外围电路结构的不良影响，提高外围电路结构的可靠性。

公开(公告)号：CN115472620A

公开(公告)日：2022-12-13

申请号：CN202210647807.9

申请日：2022-06-09

申请人： 三星电子株式会社

发明人： 孙龙勋 ,  金俊亨 ,  任峻成

IPC分类号： H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L23/48

摘要： 提供了一种半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：衬底，其具有第一区域和第二区域；栅电极，其在与衬底的上表面垂直的第一方向上堆叠并且彼此间隔开，并且在第二区域上在第二方向上延伸不同的长度，以具有其上表面被暴露的焊盘区域；沟道结构，其在第一区域上穿透栅电极，在第一方向上延伸，并且分别包括沟道层；接触插塞，其穿透栅电极的焊盘区域，并且在第一方向上延伸；以及接触绝缘层，其围绕接触插塞。栅电极的侧表面在焊盘区域中比栅电极中的位于焊盘区域下方的栅电极更朝向接触插塞突出。

公开(公告)号：CN115377112A

公开(公告)日：2022-11-22

申请号：CN202210955237.X

申请日：2022-08-10

申请人： 长江存储科技有限责任公司

发明人： 李钟硕 ,  郭晓江 ,  李勇娜

IPC分类号： H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578

摘要： 本公开实施例提供一种存储器及其制造方法、存储器系统，所述存储器包括：堆叠设置的外围电路和存储阵列；第一配线层，位于所述外围电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述外围电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述外围电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。

公开(公告)号：CN115224041A

公开(公告)日：2022-10-21

申请号：CN202210381847.3

申请日：2022-04-12

申请人： 三星电子株式会社

发明人： 金敬勳 ,  金嘉银 ,  朴珠希 ,  洪锡愚

IPC分类号： H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/108 ,  H01L23/544 ,  G11C5/02

摘要： 提供了半导体装置和包括该半导体装置的数据存储系统。半导体装置包括：基底，具有第一区域、围绕第一区域的第二区域和围绕第二区域的第三区域；存储器结构，在第一区域上；第一缺陷检测器，在第二区域上；以及坝结构，在第三区域上，其中，坝结构围绕第一缺陷检测器并且包括堆叠在第三区域上的多条导线。

公开(公告)号：CN115206989A

公开(公告)日：2022-10-18

申请号：CN202210808531.8

申请日：2021-05-27

申请人： 长江存储科技有限责任公司

发明人： 张明康 ,  肖亮 ,  伍术

IPC分类号： H01L27/11575 ,  H01L27/11582 ,  H01L21/768 ,  H01L23/528 ,  H01L23/532

摘要： 本发明提供一种三维存储器及其制备方法。三维存储器包括：堆叠的第一绝缘层、源极层和堆叠结构，所述源极层位于第一绝缘层和所述堆叠结构之间，所述堆叠结构包括交替堆叠的导电层和层间绝缘层；穿过所述堆叠结构的沟道结构；连接层，位于所述第一绝缘层背离所述堆叠结构的一侧，并具有凸出部，所述凸出部穿过所述第一绝缘层与所述源极层电连接；所述第一绝缘层为单层绝缘层，且所述第一绝缘层与所述连接层、所述源极层均接触。本发明解决了三维存储器的制备工艺复杂，成本较高的技术问题。

公开(公告)号：CN115172378A

公开(公告)日：2022-10-11

申请号：CN202210793163.4

申请日：2022-07-05

申请人： 长江存储科技有限责任公司

发明人： 陈赫 ,  朱宏斌 ,  刘威

IPC分类号： H01L27/11548 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11582 ,  G11C5/02

摘要： 本公开实施例公开了一种存储器及其制作方法、存储器系统。存储器具有第一区域和第二区域，存储器包括：第一半导体层，包括：沿第一方向并列设置的第一部分和第二部分；其中，第一部分位于第一区域，第二部分位于第二区域；沿第二方向，第一部分的长度小于第二部分的长度；每个存储单元包括第一晶体管；其中，第一晶体管位于第一区域中，第一晶体管的沟道沿第二方向延伸；外围电路，位于第二区域中，且耦合至存储单元阵列，包括：至少两个第二晶体管；至少一个隔离结构，沿第二方向贯穿第二部分，且位于相邻的两个第二晶体管之间，用于电隔离相邻的两个第二晶体管；其中，沿第二方向，隔离结构的长度大于第一晶体管的沟道的长度。

公开(公告)号：CN112840455B

公开(公告)日：2022-09-30

申请号：CN201980067484.2

申请日：2019-10-15

申请人： 美光科技公司

发明人： P·泰萨里欧 ,  福济义明

IPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L27/11565 ,  H01L27/11575

摘要： 在形成堆叠式存储器阵列的实例中，形成交替的第一及第二电介质的堆叠。穿过所述堆叠形成电介质延伸部，使得所述电介质延伸部的第一部分在所述堆叠的第二区域中的第一组半导体结构与第二组半导体结构之间的所述堆叠的第一区域中，并且所述电介质延伸部的第二部分延伸到不包含所述第一及第二半导体结构的所述堆叠的第三区域中。穿过所述第一区域形成开口，同时所述电介质延伸部将所述第三区域中的所述交替的第一及第二电介质耦合到所述第二区域中的所述交替的第一及第二电介质。

公开(公告)号：CN115117087A

公开(公告)日：2022-09-27

申请号：CN202110842318.4

申请日：2021-07-26

申请人： 铠侠股份有限公司

发明人： 中泽新悟

IPC分类号： H01L27/11575 ,  H01L27/11582 ,  H01L27/11548 ,  H01L27/11556 ,  H01L25/18

摘要： 本发明的半导体存储装置具备：多个第1导电层；多个第2导电层；第1半导体层，设置在这些导电层之间；电荷储存层，具备设置在多个第1导电层与第1半导体层之间的第1部分、及设置在多个第2导电层与第1半导体层之间的第2部分；及第1配线，与第1半导体层电连接。该半导体存储装置构成为能够执行读出动作与第1动作。在读出动作中，对从第1方向的一侧数起第n个(n为1以上的整数)第1导电层供给读出电压，且对多个第1导电层中的至少一部分供给读出路径电压。在第1动作中，对第1配线供给第1电压，对从第1方向的一侧数起第n个第2导电层供给小于第1电压的第2电压。