-
公开(公告)号：CN118946155A
公开(公告)日：2024-11-12
申请号：CN202311604031.3
申请日：2023-11-28
申请人： 爱思开海力士有限公司
发明人： 金宰浩
摘要： 本技术包括存储器设备和制造该存储器设备的方法。存储器设备包括：源极接触部，穿过堆叠在源极线上的堆叠结构；第一支撑件，在源极接触部之间穿过堆叠结构；第二支撑件，在第一支撑件与源极接触部之间穿过堆叠结构；以及辅助图案，在第一支撑件之间穿过堆叠结构的一部分。源极接触部以及第一支撑件和第二支撑件接触源极线，并且辅助图案与源极线间隔开。
-
公开(公告)号：CN118946151A
公开(公告)日：2024-11-12
申请号：CN202410997460.X
申请日：2020-08-05
申请人： 北极星特许集团有限责任公司
摘要： 本申请涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔的存储块，所述存储块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的操作沟道材料串延伸穿过所述绝缘层和所述导电层。绝缘支柱横向位于横向紧邻的所述存储块之间且纵向沿着所述存储块。与所述绝缘层相比，所述支柱在所述导电层中包括垂直间隔且径向突出的绝缘环。公开了包含方法的其它实施例。
-
公开(公告)号：CN118888537A
公开(公告)日：2024-11-01
申请号：CN202410973994.9
申请日：2019-12-27
申请人： 爱思开海力士有限公司
IPC分类号： H01L23/538 , H10B41/35 , H10B41/27 , H10B43/35 , H10B43/27 , H01L21/768
摘要： 本申请涉及半导体装置及存储器装置。根据本公开的实施方式的半导体装置可以包括：层叠结构，其包括交替层叠的多个第一导电图案和多个电介质层，层叠结构具有使得第一导电图案中的任何一个比紧接着位于其上方的第一导电图案进一步突出的阶梯结构；多个第二导电图案，其分别形成在第一导电图案的突出部上方；多个接触插塞，其分别与多个第二导电图案交叠，并且穿过交叠的第二导电图案和层叠结构；以及密封层图案，其插置于第一导电图案和接触插塞之间并且将第一导电图案与接触插塞分离开。
-
公开(公告)号：CN118870825A
公开(公告)日：2024-10-29
申请号：CN202310486062.7
申请日：2023-04-28
申请人： 北京超弦存储器研究院
摘要： 本发明提供了一种三维堆叠存储器及其制造方法。在发明所提供的三维堆叠存储器的制造方法中，通过外延工艺形成的与衬底材料相同的单晶半导体作为半导体结构，或者，通过沉积工艺形成多晶半导体作为半导体结构，从而能够避免形成的半导体结构出现失配位错以及界面限制，能够保障半导体结构的性能，能够降低三维堆叠存储器的制造难度。而且，在发明提供的三维堆叠存储器的制造方法中，能够同时形成多层半导体结构，从而能够提高三维堆叠存储器的生产效率。
-
公开(公告)号：CN118870816A
公开(公告)日：2024-10-29
申请号：CN202410409231.1
申请日：2024-04-07
申请人： 三星电子株式会社
IPC分类号： H10B41/27 , H10B41/35 , H10B41/50 , H10B43/27 , H10B43/35 , H10B43/50 , H10B43/40 , H10B41/41 , H10B12/00
摘要： 提供了半导体装置和数据存储系统。半导体装置包括：第一半导体结构，其包括衬底、电路元件和电路互连线；和第二半导体结构，其在第一半导体结构上。第二半导体结构包括：板层；多个栅电极，其在第一方向上彼此间隔开并堆叠在板层上，栅电极包括下选择栅电极、存储器栅电极和上选择栅电极；沟道结构，其穿过下选择栅电极和存储器栅电极并在第一方向上延伸；立柱结构，其穿过上选择栅电极并连接到沟道结构；上栅极电介质层，其围绕立柱结构并在水平方向上凹陷到上选择栅电极中，上栅极电介质层在立柱结构中的每一个的外侧上；和上隔离区域，其在立柱结构之间，穿过上选择栅电极并在第二方向上延伸。立柱结构中的每一个包括上沟道层和上填充绝缘层。
-
公开(公告)号：CN112216700B
公开(公告)日：2024-10-29
申请号：CN202010483927.0
申请日：2020-06-01
申请人： 美光科技公司
摘要： 本发明涉及存储器阵列及用于形成存储器阵列的方法。一种用于形成包括存储器单元串及操作性穿阵列通孔TAV的存储器阵列的方法包括形成包括垂直交替的绝缘层次与导电层次的堆叠。所述堆叠包括TAV区域及操作性存储器单元串区域。在所述堆叠中在所述操作性存储器单元串区域中形成操作性沟道材料串，且在所述堆叠中在所述TAV区域中形成虚拟沟道材料串。在所述TAV区域中以绝缘体材料替代所述虚拟沟道材料串的至少大部分沟道材料，且在所述TAV区域中形成操作性TAV。本发明还揭示其它方法及独立于方法的结构。
-
公开(公告)号：CN118830341A
公开(公告)日：2024-10-22
申请号：CN202280092242.0
申请日：2022-02-24
申请人： 应用材料公司
摘要： 本公开案的实施例包括形成非挥发性存储器器件的设备及方法，所述方法包括将基板定位在基板支撑件的表面上，所述基板支撑件安置在处理腔室的处理区域内，将处理气体组成物输送至处理区域，及蚀刻形成在基板的表面之上的多个交替层。基板包括安置在多个交替层之上的硬掩模层，多个交替层包括在垂直方向上堆叠的第一层及第二层。硬掩模层包括形成于其中的掩模开口的阵列，所述掩模开口在第一间距方向上对准，且在第一间距方向上在开口的所述阵列中的相邻掩模开口之间具有间距长度。基板进一步包括安置在硬掩模层之上及在掩模开口中的两者或更多者之上的第一光刻胶层，且包括具有已暴露表面的开口。蚀刻多个层的工艺包括在处理腔室的处理区域中形成等离子体，其中所述等离子体包括处理气体组成物，且蚀刻所述多个交替层的工艺蚀刻第一光刻胶层，以使得在蚀刻工艺期间，第一光刻胶层中的开口的表面连续暴露掩模开口的阵列中的所述掩模开口中的每一者，且导致安置在连续暴露的掩模开口下方的交替层的多个部分形成经图案化开口，所述经图案化开口各自具有在交替层内的不同深度。
-
公开(公告)号：CN118829227A
公开(公告)日：2024-10-22
申请号：CN202310488519.8
申请日：2023-05-04
申请人： 旺宏电子股份有限公司
摘要： 本公开是一种存储器元件及其制造方法，该存储器元件包括：在基底上的第一互连结构、第二互连结构、堆叠结构、停止层以及多个通道柱结构。所述堆叠结构位于所述第一互连结构与所述第二互连结构之间。所述停止层位于所述堆叠结构与所述第二互连结构之间。每个通道柱结构包括通道柱、第一通道插塞以及第二通道插塞。所述通道柱延伸穿过所述堆叠结构与所述停止层。所述第一通道插塞，位于所述通道柱的第一端，与所述第一互连结构连接。所述第二通道插塞，位于所述通道柱的第二端，与所述第二互连结构连接。所述第二通道插塞的底面比所述停止层的底面接近所述基底。
-
公开(公告)号：CN114078881B
公开(公告)日：2024-10-22
申请号：CN202110284268.2
申请日：2021-03-17
申请人： 爱思开海力士有限公司
IPC分类号： H10B43/27 , H10B43/35 , H10B41/27 , H10B41/35 , G11C16/04 , G11C16/08 , G11C16/12 , G11C16/26
摘要： 本申请涉及包括传输晶体管的存储器装置。一种存储器装置包括：有源区，该有源区具有漏极；多个存储器块，其在第一方向上布置；以及多个传输晶体管，其形成在有源区中并共享漏极，多个传输晶体管中的每一个传输晶体管被配置为响应于块选择信号而从漏极向多个存储器块中的相应存储器块传送操作电压。多个传输晶体管被划分为第一传输晶体管和第二传输晶体管。第一传输晶体管的沟道长度方向和第二传输晶体管的沟道长度方向可以彼此不同。
-
公开(公告)号：CN111952309B
公开(公告)日：2024-10-22
申请号：CN202010100961.5
申请日：2020-02-19
申请人： 三星电子株式会社
发明人： 白石千
IPC分类号： H10B41/27 , H10B41/35 , H10B41/41 , H10B41/10 , H10B43/10 , H10B43/27 , H10B43/35 , H10B43/40
摘要： 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；以及电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，其中，所述电极包括位于距所述衬底的第一水平高度处的第一电极和位于距所述衬底的第二水平高度处的第二电极，所述第二水平高度高于所述第一水平高度，并且所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域。
-
-
-
-
-
-
-
-
-
搜索结果
918 条记录 (耗时 0.023 秒)
