公开(公告)号：CN117438397A

公开(公告)日：2024-01-23

申请号：CN202310789701.7

申请日：2023-06-30

Applicant: 三星电子株式会社

Inventor： 金云天 ,  朴大绪 ,  朴点龙

IPC: H01L23/488 ,  H01L23/498 ,  H01L21/768 ,  H01L21/60 ,  H01L21/50

Abstract: 提供了半导体器件和制造其的方法。该半导体器件包括下结构和在下结构上的上结构。下结构包括第一半导体基板、第一焊盘和第一电介质层。第一电介质层围绕第一焊盘并暴露第一焊盘的顶表面。上结构包括第二半导体基板、第二焊盘和第二电介质层。第二电介质层围绕第二焊盘并暴露第二焊盘的底表面。第一焊盘和第二焊盘隔着界面层彼此接合以将上结构和下结构彼此联接。第一焊盘和第二焊盘以及界面层包括相同的金属材料。第一焊盘和第二焊盘具有基本上相同的平均晶粒尺寸，界面层具有与第一焊盘和第二焊盘不同的平均晶粒尺寸。

公开(公告)号：CN115763408A

公开(公告)日：2023-03-07

申请号：CN202210794486.5

申请日：2022-07-07

Applicant: 三星电子株式会社

Inventor： 黄贤洙 ,  权俊润 ,  朴点龙 ,  宋乺智 ,  吴东俊 ,  李忠善

IPC: H01L23/48 ,  H01L23/485 ,  H01L21/768 ,  H01L21/60

Abstract: 公开了一种晶圆结构和一种半导体装置。该晶圆结构包括半导体基板，其包括芯片区域和划道区域。第一介电层在半导体基板的第一表面上，第二介电层在第一介电层上。介电图案在第一介电层和第二介电层之间。通孔件在半导体基板的芯片区域处穿透半导体基板的第一表面和第二表面，并且导电焊盘在第二介电层中并在通孔件上。介电图案包括在半导体基板的芯片区域上并与导电焊盘的底表面接触的蚀刻停止图案以及在半导体基板的划道区域上的对准键图案。

公开(公告)号：CN115621229A

公开(公告)日：2023-01-17

申请号：CN202210751816.2

申请日：2022-06-28

Applicant: 三星电子株式会社

Inventor： 黄贤洙 ,  权俊润 ,  朴点龙 ,  宋乺智 ,  吴东俊 ,  李忠善

IPC: H01L23/48 ,  H01L23/485 ,  H01L21/768 ,  H01L25/18 ,  H10B80/00 ,  H01L23/488 ,  H01L21/60

Abstract: 提供了半导体器件及其制造方法。所述半导体器件包括：绝缘层，所述绝缘层位于衬底上；通路，所述通路从衬底内延伸并且延伸穿过所述衬底的一个面和在所述绝缘层中限定的沟槽的底面，使得所述通路的侧壁的一部分和顶面通过所述衬底暴露；以及焊盘，所述焊盘接触所述通路的所述侧壁的被暴露的所述一部分和所述顶面。所述焊盘填充所述沟槽。所述绝缘层包括位于所述衬底上的钝化层和位于所述钝化层上的保护层。在所述钝化层和所述保护层之间不存在蚀刻停止层。所述沟槽的底面的垂直高度高于所述衬底的一个面的垂直高度并且低于所述钝化层的顶面的垂直高度。

公开(公告)号：CN113540013A

公开(公告)日：2021-10-22

申请号：CN202011412819.0

申请日：2020-12-04

Applicant: 三星电子株式会社

Inventor： 朴点龙 ,  宋乺智 ,  安振镐 ,  秦正起 ,  千镇豪 ,  崔朱逸

IPC: H01L23/498 ,  H01L21/768 ,  H01L25/18

Abstract: 公开了一种半导体装置。所述半导体装置包括：过孔钝化层，设置在基底的非活性表面上并且包括凹部；贯穿电极，竖直穿透基底和过孔钝化层；以及过孔保护层，与过孔钝化层和贯穿电极共面并且填充所述凹部。所述凹部形成在过孔钝化层的顶表面中并且设置为与贯穿电极相邻。在水平剖视图中，过孔保护层具有围绕贯穿电极的带状。

公开(公告)号：CN112310002A

公开(公告)日：2021-02-02

申请号：CN202010644781.3

申请日：2020-07-07

Applicant: 三星电子株式会社

Inventor： 秦正起 ,  朴点龙 ,  安振镐 ,  郑泰和 ,  千镇豪 ,  崔朱逸 ,  藤崎纯史

IPC: H01L23/31 ,  H01L23/498 ,  H01L23/528 ,  H01L23/535

Abstract: 一种半导体封装包括：包括芯片焊盘的半导体芯片；在半导体芯片上的下再分布结构，该下再分布结构包括下再分布绝缘层和电连接到半导体芯片的芯片焊盘的下再分布图案；在半导体芯片的至少一部分上的模制层；以及在模制层中的导电柱，该导电柱具有底表面和顶表面，该导电柱的底表面与下再分布结构的下再分布图案接触，并且该导电柱的顶表面具有凹入的形状。