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    多频同步时钟信号发生器
    21.
    发明公开
    多频同步时钟信号发生器 无效

    公开(公告)号：CN1759449A

    公开(公告)日：2006-04-12

    申请号：CN200480006664.3

    申请日：2004-03-12

    申请人： 米克伦技术公司

    发明人： 如·S·蔡

    IPC分类号： G11C8/00

    CPC分类号： G11C29/028 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076 ,  G11C29/50012

    摘要： 一种装置(图2)和方法，用于生成多个同步信号，使放置装置的器件的操作同步，例如半导体存储器件。该装置基于相应的多个输入时钟信号(CLK)可以生成多个同步信号(CLKSYNC)，并且该装置选择同步信号中的一个作为同步时钟信号(CLKDEL)。或者，该装置基于输入时钟信号(CLK)可以生成多个内部时钟信号(CLK1，CLK2)，并且根据多个内部时钟信号生成相应的多个同步信号。同步信号中的一个通过装置被选择为同步时钟信号。或者，该装置可以接收时钟信号，从而生成一个同步时钟信号，并且响应同步时钟信号的周期数生成同步脉冲，其中基于提供给该装置的选择信号选定周期数。

    高速信号通道及方法
    24.
    发明公开
    高速信号通道及方法 失效

    公开(公告)号：CN1491416A

    公开(公告)日：2004-04-21

    申请号：CN02804556.4

    申请日：2002-02-04

    申请人： 米克伦技术公司

    发明人： 格雷格·A·布洛杰特

    IPC分类号： G11C8/00 ,  H04L7/00

    CPC分类号： G11C5/063 ,  G11C7/10 ,  G11C7/22

    摘要： 一种高速数据通道(图3，22，24，26)，包括多个朝向一逻辑电平偏移的第一反相器(图3，96)，其与多个朝向第二逻辑电平偏移的第二反相器(图3，94)交错。因此，第一多个反相器加速数字信号的一个转变，第二多个反相器加速数字信号的相反转变。在应用所述数字信号到反相器之前，反相器被预置到一逻辑电平，这些反相器将从该逻辑电平以一种加速方式转变。因此，数字信号的转变以一种加速方式通过反相器耦合。第一高速数据通道(图3，40)被用于耦合时钟信号到时钟输出端。在第二高速数据通道中的反相器以比在第一高速数据通道中的反相器被共同偏移较少，以便数字信号出现于信号输出端的周期包含时钟信号出现于时钟输出端的周期。因此时钟输出端的时钟信号可以被用于提供数字信号的数据有效窗口。

    包括多个存储器集线器模块的多处理器系统和方法
    27.
    发明授权
    包括多个存储器集线器模块的多处理器系统和方法 失效

    公开(公告)号：CN100580643C

    公开(公告)日：2010-01-13

    申请号：CN200480031785.3

    申请日：2004-08-06

    申请人： 米克伦技术公司

    发明人： 约瑟夫·M·杰德洛

    IPC分类号： G06F13/00

    CPC分类号： G11C5/00 ,  G06F12/0862 ,  G06F13/4022

    摘要： 一种基于处理器的电子系统，包括以第一级和第二级形式设置的几个存储器模块。第一级存储器模块是通过几个处理器中的任一处理器直接存取的，并且第二级存储器模块是由处理器通过第一级存储器模块进行存取的。通过改变用于存取第二级存储器模块的第一级存储器模块的数目，来改变处理器和第二级存储器模块之间的数据带宽。每个存储器模块都包括几个连接到存储器集线器的存储装置。存储器集线器包括连接到每个存储装置的存储器控制器，连接到相应处理器或存储器模块的链路接口，以及将任一存储器控制器连接到任一链路接口的交叉开关。

    用于基于集线器的存储器子系统中的双向数据总线的数据旁路的装置和方法
    28.
    发明授权
    用于基于集线器的存储器子系统中的双向数据总线的数据旁路的装置和方法 有权

    公开(公告)号：CN100578466C

    公开(公告)日：2010-01-06

    申请号：CN200580010700.8

    申请日：2005-01-25

    申请人： 米克伦技术公司

    发明人： 道格拉斯·A·拉森 ,  杰弗里·J·克洛宁

    IPC分类号： G06F12/00

    CPC分类号： G06F13/28 ,  G06F12/0888 ,  G06F13/161

    摘要： 一种存储集线器，包括：第一和第二链路接口，其耦合到各自数据总线；数据路径，其耦合到所述第一和第二链路接口并且通过所述数据路径在所述第一和第二链路接口之间传送数据；还包括写旁路电路，其耦合到所述数据路径来耦合所述数据路径上的写数据并且临时存储所述写数据，以便在所述写数据被临时存储时允许在所述数据路径上传送读数据。提供一种用于向存储器系统中的存储器单元写入数据的方法，其包括访问存储器系统中的读数据，向存储器系统提供写数据，以及把写数据耦合到寄存器以便临时存储。在提供了读数据之后，写数据被再耦合到存储器总线并且被写入存储器单元。

    用于在动态随机存取存储器中隐藏刷新的方法和系统
    29.
    发明授权
    用于在动态随机存取存储器中隐藏刷新的方法和系统 失效

    公开(公告)号：CN100570739C

    公开(公告)日：2009-12-16

    申请号：CN01817488.4

    申请日：2001-08-14

    申请人： 米克伦技术公司

    发明人： 布伦特·基斯 ,  布赖恩·M·舍利 ,  凯文·J·瑞安 ,  查尔斯·H·丹尼森

    IPC分类号： G11C7/00

    CPC分类号： G11C11/40618 ,  G11C7/1042 ,  G11C11/406

    摘要： 一种用于刷新动态随机存取存储器(“DRAM”)(40)的方法和系统，包括用于多个存储体的每一个的一对存储器阵列。DRAM(40)包括通常的寻址和数据通路电路，以及刷新控制器(70)，以充分地隐藏刷新的方式刷新阵列，使得DRAM(40)可被用于代替SRAM作为超高速缓冲存储器(236)。由于一次只刷新每个存储体中的一个阵列，刷新控制器(70)能允许数据被写入未被正在刷新的阵列。然后刷新控制器(70)使得写数据被临时存储，以便能将其写入已完成阵列之刷新的阵列。如果两个阵列均未被正在刷新时，该数据被写入两个阵列。通过第一检验以确定是否正在刷新任何一个阵列，从阵列中读取数据。如果是的话，从未被正在刷新的阵列读取数据。