-
公开(公告)号：CN102194824B
公开(公告)日：2015-09-23
申请号：CN201010624357.9
申请日：2010-12-31
Applicant: 三星电子株式会社
IPC: H01L27/115 , G11C16/04
CPC classification number: H01L27/11551 , G11C5/04 , G11C5/063 , H01L27/11556 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。
-
公开(公告)号：CN102097387B
公开(公告)日：2015-04-08
申请号：CN201010589009.2
申请日：2010-12-15
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/316 , H01L21/8239
CPC classification number: H01L21/28 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/792
Abstract: 本发明提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。
-
公开(公告)号：CN101483194B
公开(公告)日：2012-08-29
申请号：CN200810154762.1
申请日：2008-11-10
Applicant: 三星电子株式会社
IPC: H01L29/792 , H01L29/788 , H01L27/115 , H01L21/8247
CPC classification number: H01L27/11568 , H01L21/8221 , H01L27/0688 , H01L27/11556
Abstract: 本发明公开了一种垂直型非易失性存储器器件及其制造方法。在该半导体器件及其制造方法中，器件包括沿水平方向延伸的单晶半导体材料的衬底以及在该衬底上的多个层间电介质层。多个栅极图案被提供，每个栅极图案在相邻下层间电介质层与相邻上层间电介质层之间。单晶半导体材料的垂直沟道沿垂直方向延伸穿过多个层间电介质层和栅极图案，栅极绝缘层在每个栅极图案与垂直沟道之间并使栅极图案与垂直沟道绝缘。
-
公开(公告)号：CN102097387A
公开(公告)日：2011-06-15
申请号：CN201010589009.2
申请日：2010-12-15
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/316 , H01L21/8239
CPC classification number: H01L21/28 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/792
Abstract: 本发明提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。
-
公开(公告)号：CN101005017B
公开(公告)日：2010-09-29
申请号：CN200710002314.5
申请日：2007-01-11
Applicant: 三星电子株式会社
IPC: H01L21/20 , H01L21/268 , H01L21/324 , H01L23/00 , C30B1/00 , C30B29/06 , C30B29/08
CPC classification number: H01L21/02675 , H01L21/02532 , H01L21/02639 , H01L21/2026
Abstract: 一种制造半导体薄膜的方法，包括：在半导体衬底上形成绝缘层；蚀刻绝缘层，以形成多个开口，该开口在开口的底部露出衬底；使用半导体籽晶层填充开口；在籽晶层和绝缘层上形成非晶层；通过将非晶层暴露于第一能级的第一激光照射，将非晶层转化为多晶层；以及通过使用第二能级的第二激光照射退火多晶层和半导体籽晶层，形成单半导体晶体膜。
-
Patent Agency Ranking
公开(公告)号：CN101005017A
公开(公告)日：2007-07-25
申请号：CN200710002314.5
申请日：2007-01-11
Applicant: 三星电子株式会社
IPC: H01L21/20 , H01L21/268 , H01L21/324 , H01L23/00 , C30B1/00 , C30B29/06 , C30B29/08
CPC classification number: H01L21/02675 , H01L21/02532 , H01L21/02639 , H01L21/2026
Abstract: 一种制造半导体薄膜的方法，包括：在半导体衬底上形成绝缘层；蚀刻绝缘层，以形成多个开口，该开口在开口的底部露出衬底；使用半导体籽晶层填充开口；在籽晶层和绝缘层上形成非晶层；通过将非晶层暴露于第一能级的第一激光照射，将非晶层转化为多晶层；以及通过使用第二能级的第二激光照射退火多晶层和半导体籽晶层，形成单半导体晶体膜。
-
公开(公告)号：CN1581431A
公开(公告)日：2005-02-16
申请号：CN200410057442.6
申请日：2004-08-13
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L29/772
CPC classification number: H01L21/26586 , H01L29/66795 , H01L29/7851
Abstract: 公开了一种用于FinFET器件的半导体鳍形结构，该鳍形结构引入上区域和下区域，其中上区域形成有基本上垂直的侧壁，下区域形成有倾斜的侧壁，以制造宽的基础部分。公开的半导体鳍形结构一般还包括上区域和下区域之间的界面处的台阶区。也公开了制造半导体器件的一系列方法，该半导体器件引入具有该双结构的半导体鳍形和引入用于在相邻的半导体鳍形之间形成浅沟槽隔离(STI)结构的绝缘材料如二氧化硅和/或氮化硅的各种组合。
-
公开(公告)号：CN115968201A
公开(公告)日：2023-04-14
申请号：CN202211220385.3
申请日：2022-10-08
Applicant: 三星电子株式会社
Abstract: 一种竖直非易失性存储器装置包括：基板；接触栅极堆叠结构，其包括在竖直方向上堆叠在基板上的多条栅极线，竖直方向垂直于基板的表面；多个绝缘层，其在多条栅极线之间；多个分离绝缘层，其在接触孔的两侧处在水平方向上分别与多条栅极线中的每一条的突出端接触，其中，接触孔在接触栅极堆叠结构中在竖直方向上延伸，使得多条栅极线的突出端从接触孔的内壁突出，水平方向平行于基板的表面；以及接触电极，其在接触孔处并且电连接到多条栅极线当中的最上栅极线。
-
公开(公告)号：CN115707243A
公开(公告)日：2023-02-17
申请号：CN202210998875.X
申请日：2022-08-12
Applicant: 三星电子株式会社
Inventor： 孙龙勋
Abstract: 本发明提供了一种半导体器件和包括该半导体器件的半导体存储系统。该半导体器件包括半导体结构，该半导体结构包括：具有第一区和第二区的衬底；栅电极，在第一方向上堆叠并彼此间隔开，在第二区上沿第二方向以不同长度延伸，并且包括焊盘区；与栅电极交替堆叠的层间绝缘层；沟道结构，穿透栅电极，在第一方向上延伸并且每个包括沟道层；接触插塞，在第二区上穿透焊盘区并且沿第一方向延伸；以及接触绝缘层，在焊盘区下方在栅电极和接触插塞中的接触插塞之间。焊盘区和接触绝缘层在第二方向上相对于层间绝缘层朝向接触插塞突出。
-
公开(公告)号：CN108074935B
公开(公告)日：2022-02-01
申请号：CN201711076689.6
申请日：2017-11-06
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 本公开提供了包括沟道结构的半导体器件。一种半导体器件包括设置在半导体衬底上的堆叠结构。堆叠结构包括交替堆叠的层间绝缘层和栅电极。多个分隔图案设置为穿透堆叠结构。沟道结构设置在所述多个分隔图案中的两个相邻的分隔图案之间。沟道结构包括插置在堆叠结构与半导体衬底之间同时与半导体衬底接触的水平部分，并且包括在垂直方向上从水平部分延伸并穿透堆叠结构的垂直部分。下部结构插置在水平部分与分隔图案之间。电介质结构插置在垂直部分与堆叠结构之间并在水平部分与堆叠结构之间延伸。
-
-
-
-
-
-
-
-
-
Search Results
48
records
(took 0.026 seconds)
