一种较低频信号中微弱中高频信号提取电路

    公开(公告)号:CN114629458A

    公开(公告)日:2022-06-14

    申请号:CN202210327220.X

    申请日:2022-03-30

    摘要: 本发明公开了一种较低频信号中微弱中高频信号提取电路,包括高端输入匹配网络、高通滤波电路、保护电路和电流差分放大电路。高端输入匹配网络的输入端连接高端信号的输入,输出端连接高通滤波电路;高通滤波电路的输出端连接保护电路;保护电路用于克服失去直流分量或干扰造成的电平波动,其输出端连接电流差分放大电路;电流差分放大电路用于对处理后的中高频信号进行放大,电流差分放大电路的输出端为整个电路的输入。本发明对高端信号进行处理,即输入信号Vin+和Vin‑与差分放大器不共用地端,从而可以大大地减少工频等低频强信号的干扰,以达到更好的滤波效果;此外,本发明除差分放大器外均采用被动器件搭建,结构简单,成本低,稳定性好等特点。

    一种带符号控制端的加减法通用电路

    公开(公告)号:CN106990936B

    公开(公告)日:2020-08-28

    申请号:CN201710171105.7

    申请日:2017-03-21

    IPC分类号: G06F7/50

    摘要: 一种带符号控制端的加减法通用电路,包括m位级联的全减器单元FM,每个全减器单元FM的输入信号包括作为被减数或被加数的信号A以及作为减数或加数的信号B,信号B与符号位控制信号Cr进行异或运算,并连接至全减器单元FM的减数或加数输入端;所述每个全减器单元FM的输出信号包括运算结果信号S,符号位控制信号Cr连接至第一级全减器单元FM的低位借位输入端,最高一级的借位输出信号为信号Cout;当所述的符号位控制信号Cr取0时,整个电路进行的是减法运算;当所述的符号位控制信号Cr取1时,整个电路进行的是加法运算。所述的m为正整数。本发明能够同时控制实现m位的加减法运算,从而减少了逻辑门个数,减小了电路面积。

    一种去头去尾移位电路
    23.
    发明公开

    公开(公告)号:CN103699351A

    公开(公告)日:2014-04-02

    申请号:CN201310654278.6

    申请日:2013-12-05

    发明人: 雷绍充 魏晓彤

    IPC分类号: G06F5/01

    摘要: 本发明公开了一种去头去尾移位电路,适用于大数平方运算。该发明电路结构包括:2m位左移寄存器、m位Johnson左移计数器、m位与门网络。其中,2m位寄存器的2m-1位和Johnson左移计数器的m位输出连接到m位与门网络,输出结果送入2m位的寄存器中,最终输出2m位的Q。本发明可以逐步对2m位数据进行去头去尾,进行左移,剩余位补0,直至最终输出结果为0,从而减少平方运算的运行时间。

    一种集成电路的测试图形生成器及其测试方法

    公开(公告)号:CN101776730A

    公开(公告)日:2010-07-14

    申请号:CN201010103360.6

    申请日:2010-01-29

    IPC分类号: G01R31/3183

    摘要: 本发明涉及集成电路测试领域,公开了一种集成电路的测试图形生成器及其测试方法。该测试图形生成器包括可重构的单个位变化的循环码线性反馈移位寄存器,基于本原多项式的线性反馈移位寄存器,二维异或门阵列;与传统的测试图形生成器相比,硬件开销较小,重复的测试图形数量少,测试时间短,生成的测试图形均匀分布,能够获得较高的故障覆盖率;并且所生成的单跳变测试序列降低了被测电路输入端的转换次数,从而大大降低被测集成电路的测试功耗。

    一种基于SAW传感器的延时电路
    25.
    发明公开

    公开(公告)号:CN114629471A

    公开(公告)日:2022-06-14

    申请号:CN202210326469.9

    申请日:2022-03-30

    IPC分类号: H03K5/00 G01R31/28

    摘要: 本发明公开了一种基于SAW传感器的延时电路,包括:反相器组包括末端反相器组、中间反相器组和顶端反相器组;中间反相器组的数量为若干个;顶端反相器组的输入端连接信号发生器,顶端反相器组的输出端连接中间反相器组的输入端和多路选择器的数据输入端;中间反相器组的输出端连接多路选择器的数据输入端和末端反相器组的输入端;末端反相器组的输出端连接多路选择器的数据输入端;上位机连接多路选择器的数据选择端。本发明具有电路结构简单,占用逻辑资源少、复制性和灵敏度高的优点,同时对施加小信号的器件,具有易于测量、捕捉峰值,可以提高实验结果准确度。

    一种带符号控制端的加减法通用电路

    公开(公告)号:CN106990936A

    公开(公告)日:2017-07-28

    申请号:CN201710171105.7

    申请日:2017-03-21

    IPC分类号: G06F7/50

    摘要: 一种带符号控制端的加减法通用电路,包括m位级联的全减器单元FM,每个全减器单元FM的输入信号包括作为被减数或被加数的信号A以及作为减数或加数的信号B,信号B与符号位控制信号Cr进行异或运算,并连接至全减器单元FM的减数或加数输入端;所述每个全减器单元FM的输出信号包括运算结果信号S,符号位控制信号Cr连接至第一级全减器单元FM的低位借位输入端,最高一级的借位输出信号为信号Cout;当所述的符号位控制信号Cr取0时,整个电路进行的是减法运算;当所述的符号位控制信号Cr取1时,整个电路进行的是加法运算。所述的m为正整数。本发明能够同时控制实现m位的加减法运算,从而减少了逻辑门个数,减小了电路面积。

    一种掐头去尾移位补值电路

    公开(公告)号:CN103729163B

    公开(公告)日:2017-01-04

    申请号:CN201310655770.5

    申请日:2013-12-05

    发明人: 雷绍充 马璐钖

    IPC分类号: G06F7/523

    摘要: 本发明涉及集成电路设计领域,公开了一种掐头去尾移位补值电路,适用于大数平方运算。该发明电路结构包括:2m+1位寄存器、m+1位二选一数据选择器、m位三选一数据选择器、m位one-hot循环计数器;其中,寄存器中m+1个奇数位的输入来自m+1位二选一数据选择器的输出,m个偶数位的输入来自m位三选一数据选择器的输出。二选一数据选择器的控制信号及三选一数据选择器的第一位控制信号为SE,控制数据的并行、串行输入方式,one-hot循环计数器的m位输出作为三选一数据选择器的第二位控制信号,控制数据在寄存器偶数位的逐次插入。本发明可以逐步对2m+1位数据去头去尾左移后在低位重新存入数据,从而减少平方的运行时间。

    一种用于模乘和模平方的快速模约简算法电路

    公开(公告)号:CN103699357B

    公开(公告)日:2016-11-23

    申请号:CN201310655820.X

    申请日:2013-12-05

    IPC分类号: G06F7/575

    摘要: 本发明公开了一种用于模乘和模平方的快速模约简算法电路,该电路结构包括乘法或平方的部分积产生电路,2个m+1位的二输入与门阵列,m+1个两级CSA加法单元,m+2个FA全加器单元,以及m+3个扫描触发器。本发明针对m位大素数P可以采取从高位到低位约简的方法,可以在乘法和平方运算的同时对其结果进行约简,从而避免了对乘法和平方结果单独进行约简的过程,减少了模乘和模平方的时间;同时,省去了专门的模约简电路模块,降低了电路面积。

    一种去头去尾移位电路
    29.
    发明授权

    公开(公告)号:CN103699351B

    公开(公告)日:2016-06-29

    申请号:CN201310654278.6

    申请日:2013-12-05

    发明人: 雷绍充 魏晓彤

    IPC分类号: G06F5/01

    摘要: 本发明公开了一种去头去尾移位电路,适用于大数平方运算。该发明电路结构包括:2m位左移寄存器、m位Johnson左移计数器、m位与门网络。其中,2m位寄存器的2m-1位和Johnson左移计数器的m位输出连接到m位与门网络,输出结果送入2m位的寄存器中,最终输出2m位的Q。本发明可以逐步对2m位数据进行去头去尾,进行左移,剩余位补0,直至最终输出结果为0,从而减少平方运算的运行时间。

    一种多维相似压缩电路
    30.
    发明公开

    公开(公告)号:CN104796154A

    公开(公告)日:2015-07-22

    申请号:CN201510184197.3

    申请日:2015-04-16

    发明人: 雷绍充

    IPC分类号: H03M7/30

    摘要: 本发明公开了一种多维相似压缩电路,包括第一转换阵列电路、第二转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发器、M个异或运算电路、控制信号输入端及时钟信号输入端。本发明能够实现测试图形压缩,并且压缩率高。