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公开(公告)号:CN109950240A
公开(公告)日:2019-06-28
申请号:CN201910246362.1
申请日:2019-03-29
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
摘要: 本发明公开了一种低触发可调控维持电压双向静电释放器件,包括P型衬底;P型衬底上设有第一、第二N阱;第一N阱中设有第一N+注入区、第一P+注入区,第二N阱中设有第四P+注入区、第四N+注入区,第二P+注入区横跨第一N阱和P型衬底,第三P+注入区横跨P型衬底和第二N阱;第二P+注入区与第三P+注入区之间设有第二、第三N+注入区;第一多晶硅栅位于第一、第二P+注入区之间;第二多晶硅栅位于第二、第三N+注入区之间;第三多晶硅栅位于第三、第四P+注入区之间。本发明在传统双向SCR中间嵌入NMOS管,通过给GATE不同的栅压调控器件的维持电压,可降低维持电压来箝住ESD脉冲。
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公开(公告)号:CN108461491A
公开(公告)日:2018-08-28
申请号:CN201810249187.7
申请日:2018-03-21
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
摘要: 本发明公开了一种高维持电压的低触发双向可控硅静电防护器件,包括P型衬底,P型衬底内设有N深阱;N型深阱内设有第一P阱和第二P阱;第一P阱内设有第一P+注入区、第二P+注入区、第一N+注入区;第二P阱内设有第二N+注入区、第三P+注入区、第四P+注入区;所述第二P+注入区、第一N+注入区连接在一起并作为器件的阳极;所述第二N+注入区、第三P+注入区连接在一起并作为器件的阴极。本发明具有双向泄放静电的能力,可同时用于信号电平低于地和高于地的集成电路输入输出引脚的静电防护,在不增加额外面积和降低器件导通能力的前提下,保证器件具有低触发电压的同时还具有较高的维持电压,从而使得器件具有优良的ESD窗口。
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公开(公告)号:CN108336085B
公开(公告)日:2023-12-19
申请号:CN201810234055.7
申请日:2018-03-21
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
摘要: 本发明公开了一种栅极嵌入小岛式可控硅静电防护器件,包括P型衬底;P型衬底内设有P阱和N型深阱;P阱内设有第一P+注入区、第一N+注入区、第一Poly注入层、第二P+注入区,第二Poly注入层跨接在P阱和N型深阱之间,N型深阱内设有第二N+注入区、第三P+注入区、第三N+注入区,所述第一N+注入区、第一P+注入区、第一Poly注入层、第二Poly注入层连接在一起作为器件的阴极;所述第三P+注入区和第四N+注入区连接在一起作为器件的阳极。本发明的可控硅静电防护器件在其栅极嵌入悬浮P+层,可在降低器件触发电压的同时增强器件维持电压,且不改变器件面积,可使用标准工艺与被保护电路片上集成。
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公开(公告)号:CN116705788A
公开(公告)日:2023-09-05
申请号:CN202210873373.4
申请日:2022-07-22
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
摘要: 本发明实施例提供一种低导通电阻高鲁棒性双向可控硅静电防护器件及制作方法,包括P型衬底、N型埋层、P型阱、P型浅阱等;第二N+注入区与第三N+注入区通过导线直接相连,且在第二N+注入区与第三N+注入区的正下方设有浓度较高的P型浅阱PB,该设计能够对降低器件的正反向导通电阻以及触发电压起重要作用;第一P+注入区、第一N+注入区连接在一起并作为器件的阳极,第二P+注入区、第四N+注入区连接在一起并作为器件的阴极,如此,该器件能够在明显地降低器件导通电阻的情况下,有效地保护芯片的核心电路,远离闩锁的风险。该器件能够应用于‑5.5~5.5V工作电压的I/O端口的ESD防护。
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公开(公告)号:CN115602676A
公开(公告)日:2023-01-13
申请号:CN202110774824.4
申请日:2021-07-08
申请人: 湖南静芯微电子技术有限公司(CN)
摘要: 本发明实施例提供一种高维持高失效双向可控硅静电防护器件及其制作方法,P型衬底、N型埋层、第一N型深阱、第二N型深阱和第三N型深阱;第二N型深阱的左侧设有第三P+注入区,右侧设有第四P+注入区;第二N型深阱左侧设有第一P阱,右侧设有第二P阱;第一P阱内设有第一P型漂移区和第二P型漂移区,第二P阱内设有第三P型漂移区和第四P型漂移区;第一P型漂移区内设有第一P+注入区,第二P型漂移区内设有第一N+注入区;第三P型漂移区内设有第二N+注入区,第四P型漂移区内设有第六P+注入区;第一N+注入区、第一P+注入区、第二P+注入区连接在一起作为器件的阳极,第二N+注入区、第五P+注入区、第六P+注入区连接在一起作为器件的阴极。
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公开(公告)号:CN115332243A
公开(公告)日:2022-11-11
申请号:CN202210867324.X
申请日:2022-07-22
申请人: 湖南静芯微电子技术有限公司
摘要: 本发明公开了一种带NMOS的栅控二极管单向可控硅静电防护器件及其制作方法,本发明选用单向可控硅结构,利用了在跨接NW/PW的浮空P+区域的两端嵌入一个正向偏置、一个反向偏置的栅控二极管,两个栅控二极管的栅极通过金属连接线接到跨接的P+区,其中位于NW的反向偏置的栅控二极管D1的N+区域处于浮空状态,位于PW的正向偏置二极管D2的N+区域与P阱中嵌入NMOS管相连,在传统的单向可控硅静电防护器件的基础上多出了一条表面ESD电流泄放路径,可有效地抑制SCR泄放路径的正反馈效应;本发明的可控硅整流器静电释放器件具有高维持电压高失效电流的特点,可在有效避免闩锁效应的同时实现高防护等级。
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公开(公告)号:CN108321157A
公开(公告)日:2018-07-24
申请号:CN201810277629.9
申请日:2018-03-30
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
摘要: 本发明公开了一种低电容低钳位电压的SCR瞬态电压抑制器,包括第一导电类型衬底,第一导电类型衬底上设有第二导电类型外延,第二导电类型外延上设有第一导电类型埋层,第二导电类型外延上设有第一导电类型高阻外延,第一导电类型高阻外延上设有沟槽,沟槽将第一导电类型高阻外延和第二导电类型外延构成的整体结构从左至右分成第一区域、第二区域、第三区域,第一区域和第三区域上设有第二导电类型注入区Ⅰ,第二区域上设有第一导电类型注入区和第二导电类型注入区Ⅱ。本发明采用纵向SCR和横向二极管结合的结构,同时兼顾了低电容、低残压、低触发电压、面积小以及ESD和浪涌防护能力强的特点,能够很好的满足IC芯片对保护器件的需求。
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公开(公告)号:CN107452735A
公开(公告)日:2017-12-08
申请号:CN201710799069.9
申请日:2017-09-07
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02
CPC分类号: H01L27/0262 , H01L27/0296
摘要: 本发明公开了一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件,包括:P型衬底;形成于P型衬底上的第一N型深阱和第二N型深阱;设置于P型衬底上的P阱;位于第一N型深阱、第二N型深阱和P阱的八个掺杂区:第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区,第三P+注入区、第二Poly注入层、第四P+注入区、第二N+注入区,第二P+注入区横跨第一N型深阱和P阱,第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上;第三P+注入区横跨第二N型深阱和P阱,第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上。本发明通过嵌入无沟道型LDPMOS可在降低器件触发电压的同时增强器件泄放静电的能力,且具有双向泄放静电的能力。
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公开(公告)号:CN105633074A
公开(公告)日:2016-06-01
申请号:CN201610134893.8
申请日:2016-03-10
申请人: 湖南静芯微电子技术有限公司
CPC分类号: H01L27/0248 , H01L27/0744 , H01L29/7416
摘要: 本发明公开了一种由反偏二极管触发的双向可控硅器件,其器件结构由P型衬底;P型衬底上的BN+埋层和高压N阱(HV Nwell);以及位于高压N阱(HV Nwell)中的P-body、P-base、P-base、P-body;位于P-body之中的P+扩散区、N+扩散区、P+扩散区;位于P-base之中的P+环形扩散区、N+扩散区;位于P-base之中的P+环形扩散区、N+扩散区;位于P-body之中的N+扩散区、P+扩散区、P+扩散区构成。本发明为可控硅静电防护器件,具有双向泄放静电的能力和基本对称的正反向静电防护特性;采用二极管反偏的击穿电压触发SCR的开启,有效地降低了SCR的触发电压;在版图的布局上将触发用二极管嵌入到SCR结构中,较大地节省了器件面积。
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公开(公告)号:CN115513201B
公开(公告)日:2024-06-04
申请号:CN202211324316.7
申请日:2022-10-26
申请人: 湖南静芯微电子技术有限公司
IPC分类号: H01L27/02 , H01L29/06 , H01L21/332 , H01L29/747
摘要: 本发明实施例提供一种高维持低阻均匀导通双向可控硅静电防护器件及制作方法,第一P+注入区、第一N+注入区、第二N+注入区与第三N+注入区通过导线直接相连作为器件的阳极,第二P+注入区、第四N+注入区、第五N+注入区与第六N+注入区通过导线直接相连并作为器件的阴极;第一浮空P+注入区设置于第一P阱内的第三N+注入区右侧,第四浮空P+注入区设置于第二P阱内的第四N+注入区左侧;所述第一P阱和第二P阱之间设有N型阱,N型阱中间位置设有浮空N+注入区,第二浮空P+注入区和第三浮空P+注入区分别设置横跨在第一P阱、N型阱和第二P阱中间位置,第二浮空P+注入区和浮空N+注入区之间设有第一栅极,第三浮空P+注入区和浮空N+注入区之间设有第二栅极。
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