半导体存储器和数据写入方法
    21.
    发明公开

    公开(公告)号:CN115167754A

    公开(公告)日:2022-10-11

    申请号:CN202110355210.2

    申请日:2021-04-01

    Abstract: 本申请实施例涉及一种半导体存储器和数据写入方法,所述半导体存储器包括:至少一个存储阵列,所述存储阵列包括多个数据存储单元和多个校验位存储单元;校验模块,用于接收写入数据,并根据所述写入数据生成校验数据;数据传输模块,分别与所述校验模块、所述存储阵列连接,用于传输所述写入数据至所述数据存储单元,并传输所述校验数据至所述校验位存储单元;其中,所述校验数据的第一传输时长短于所述写入数据的第二传输时长,所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长,所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。

    数据传输电路、方法及存储装置

    公开(公告)号:CN115145466A

    公开(公告)日:2022-10-04

    申请号:CN202110333856.0

    申请日:2021-03-29

    Abstract: 本申请涉及一种数据传输电路、方法及存储装置,所述数据传输电路包括可控延迟模块及模式寄存器数据处理单元,可控延迟模块用于响应模式寄存器读命令而生成延迟读命令;模式寄存器数据处理单元用于响应所述模式寄存器读命令从模式寄存器读出设置参数,以及还用于响应所述延迟读命令而输出所述设置参数;其中,设置参数的输出起始时刻与可控延迟模块接收所述模式寄存器读命令的时刻之间的时间差为第一预设阈值。本申请能够控制响应模式寄存器读命令读出设置参数的时间,与响应阵列区数据读命令读出阵列区数据的时间匹配,并且能够满足不同类型半导体存储装置的工作参数需求,避免因工作环境影响导致数据传输通路出现控制错误。

    数据传输电路及方法、存储装置
    23.
    发明公开

    公开(公告)号:CN115132239A

    公开(公告)日:2022-09-30

    申请号:CN202110336625.5

    申请日:2021-03-29

    Abstract: 本申请涉及一种数据传输电路及方法、存储装置,所述电路包括模式寄存器数据存储单元及阵列区数据存储单元,模式寄存器数据存储单元用于响应第一时钟信号而输出模式寄存器数据;阵列区数据存储单元的输出端与所述模式寄存器数据存储单元的输出端均连接于第一节点,阵列区数据存储单元用于响应第一指针信号接收阵列区数据,以及还用于响应第二指针信号输出所述阵列区数据。本申请能够精准控制模式寄存器数据、阵列区数据依次经由各自输出通道输出。

    半导体存储器
    24.
    发明公开

    公开(公告)号:CN114187934A

    公开(公告)日:2022-03-15

    申请号:CN202010958693.0

    申请日:2020-09-14

    Inventor: 冀康灵 李红文

    Abstract: 本申请实施例涉及一种半导体存储器,包括:多个存储阵列;至少一个校验模块,每个校验模块均与多个存储阵列相对应,校验模块用于校验对应的存储阵列的数据信息是否发生错误,每个校验模块均连接有一组全局数据总线;多个选通电路,选通电路分别与存储阵列和全局数据总线连接,选通电路用于控制连接的全局数据总线和存储阵列之间的数据传输路径的通断。本申请实施例的校验模块只需对实时进行读取的校验模块的数据信息进行校验,因此,本申请实施例的半导体存储器可以在采用较少数量的校验模块的情况下,确保每次数据信息的读取都进行了有效校验,从而提供了一种校验模块占据空间较小的半导体存储器。

    半导体存储器
    25.
    发明授权

    公开(公告)号:CN114187934B

    公开(公告)日:2025-02-25

    申请号:CN202010958693.0

    申请日:2020-09-14

    Inventor: 冀康灵 李红文

    Abstract: 本申请实施例涉及一种半导体存储器,包括:多个存储阵列;至少一个校验模块,每个校验模块均与多个存储阵列相对应,校验模块用于校验对应的存储阵列的数据信息是否发生错误,每个校验模块均连接有一组全局数据总线;多个选通电路,选通电路分别与存储阵列和全局数据总线连接,选通电路用于控制连接的全局数据总线和存储阵列之间的数据传输路径的通断。本申请实施例的校验模块只需对实时进行读取的校验模块的数据信息进行校验,因此,本申请实施例的半导体存储器可以在采用较少数量的校验模块的情况下,确保每次数据信息的读取都进行了有效校验,从而提供了一种校验模块占据空间较小的半导体存储器。

    存储系统
    26.
    发明授权

    公开(公告)号:CN114765052B

    公开(公告)日:2024-08-09

    申请号:CN202110049107.5

    申请日:2021-01-14

    Abstract: 本发明实施例提供一种存储系统,包括:存储器,被配置为,在读写操作期间写入或读取多个数据,多个数据分为M个字节,且每一字节具有N个数据;编码模块,被配置为,在编码阶段,基于每一个字节中的若干数据产生X个第一校验码,在编码阶段,基于若干字节中的所有数据产生Y个第二校验码,还基于多个数据、X个第一校验码以及Y个第二校验码产生第三校验码;第一校验码、第二校验码以及第三校验码用于判断多个数据的错误状态,且当多个数据有1位错误时,Y个第二校验码用于定位该1位错误所属的具体字节,X个第一校验码用于定位该1位错误所属的具体比特位。本发明实施例有利于提升存储系统的性能。

    写调平系统及写调平方法
    27.
    发明公开

    公开(公告)号:CN118366514A

    公开(公告)日:2024-07-19

    申请号:CN202310068043.2

    申请日:2023-01-12

    Inventor: 黄克琴 冀康灵

    Abstract: 本公开涉及半导体电路设计领域,特别涉及一种写调平系统及写调平方法,写调平系统包括:控制器和存储芯片;控制器用于向存储芯片提供时钟信号和数据选通信号;存储芯片中存储有第一调节时间,第一调节时间用于表征时钟信号和数据选通信号在存储芯片内部的路径延时差;控制器基于第一调节时间调整向存储芯片发送数据选通信号的发送时延,并持续调节发送时延,直至存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐,在去掉数据选通信号Dqs的传输路径上设置延迟单元的基础上,简化存储器的写入均衡操作。

    纠错系统
    28.
    发明授权

    公开(公告)号:CN114765054B

    公开(公告)日:2024-05-14

    申请号:CN202110049134.2

    申请日:2021-01-14

    Inventor: 冀康灵

    Abstract: 本发明实施例提供一种纠错系统,包括M个译码单元,用于对X个第一运算码以及Y个第二运算码进行译码处理;其中,译码单元包括:译码器,用于接收X个第一运算码并输出N个第一译码信号,每一第一译码信号与N个数据的一比特位对应;第一与门单元,用于接收Z个选中运算码,并进行逻辑与运算;或非门单元,用于接收(Y‑Z)个未选运算码,并进行逻辑或非运算;N个第二与门单元,每一第二与门单元的输入端连接第一与门单元的输出端、或非门单元的输出端以及一第一译码信号,基于N个第二与门单元的输出对存储系统进行检错和/或纠错。

    存储电路、数据传输电路和存储器

    公开(公告)号:CN116705105A

    公开(公告)日:2023-09-05

    申请号:CN202210174060.X

    申请日:2022-02-24

    Abstract: 本公开涉及半导体电路设计领域,特别涉及一种存储电路、数据传输电路和存储器,包括:平行于数据传输区域设置的至少一个存储结构,每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列,第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离,第一方向为靠近数据传输区域的方向;第一存储阵列中包含读写模块和转发模块,第二存储阵列中包含读写模块,第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互,第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输,以提高存储器的读写数据传输效率,并保证数据传输的准确性。

    并串转换电路、并串转换电路版图及存储器

    公开(公告)号:CN116455402A

    公开(公告)日:2023-07-18

    申请号:CN202210023003.1

    申请日:2022-01-10

    Inventor: 黄克琴 冀康灵

    Abstract: 本公开涉及半导体电路设计领域,特别涉及一种并串转换电路、并串转换电路版图及存储器,包括:多个并行支路,每一并行支路都包括:第一输入端、第二输入端、控制端和输出端;其中,第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元,输出端连接串行导线;选择单元用于接收选择信号和至少两路支路信号,被配置为,基于选择信号,选择一路支路信号传输至并行支路中;串行导线用于将多个并行支路输出的信号组织成串行信号;驱动单元,连接串行导线,用于增强串行导线的驱动能力,驱动单元的输出端用于输出串行信号,极大的降低转换电路内部节点的负载,有效提高转换电路内部节点的性能。

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