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公开(公告)号：CN114204919B
公开(公告)日：2025-02-21
申请号：CN202010985337.8
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: H03K5/00
Abstract: 本申请提供一种延时电路和延时结构。该电路包括：第一延迟单元，用于对一脉冲信号的上升沿和/或下降沿进行延迟，其输入端接收脉冲信号，其输出端输出第一延迟信号，第二延迟单元，用于对第一延迟信号进行延迟，其输入端连接于第一延迟单元的输出端，其输出端输出第二延迟信号，记第二延迟信号的上升沿与脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记第二延迟信号的下降沿与脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，第一参数包括延时电路的制造工艺、供电电压波和工作温度中的至少一项。
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公开(公告)号：CN116737447B
公开(公告)日：2025-01-10
申请号：CN202210209652.0
申请日：2022-03-04
Applicant: 长鑫存储技术有限公司
Inventor： 冀康灵
IPC: G06F11/10
Abstract: 本公开提供一种数据纠错电路和数据传输方法。数据传输电路包括：数据纠错模块，接收第一数据和所述第一数据对应的第一校验码，所述数据纠错模块用于根据所述第一校验码对所述第一数据进行纠错以生成第二数据，并输出所述第二数据；校验码生成模块，接收所述第一数据和所述第一校验码，用于根据所述第一数据和所述第一校验码生成并输出第二校验码。本公开实施例可以节省数据纠错功能所需的元件和布局面积。
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公开(公告)号：CN114513199B
公开(公告)日：2024-12-06
申请号：CN202011279041.0
申请日：2020-11-16
Applicant: 长鑫存储技术有限公司
IPC: H03K7/08 , G11C11/4063
Abstract: 本发明提供一种脉冲信号产生电路和产生方法、存储器。脉冲信号产生电路包括时钟分频单元、延时电路和选择单元，时钟分频单元被配置为将时钟信号分频，以生成时钟分频信号；延时电路被配置为基于时钟分频信号生成延时信号；选择单元被配置为同时接收时钟分频信号和延时信号，根据预设条件进行选择以生成脉冲信号。本发明生成的脉冲信号的有效电平宽度可同时基于外部时钟周期的倍数以及延迟时间控制，且脉冲信号周期是以时钟信号的周期为基础建立。在脉冲信号周期和宽度都能满足需求的前提下，本发明的脉冲信号的有效电平宽度更可控，使得存储器具有良好的存取性能。
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公开(公告)号：CN114765056B
公开(公告)日：2024-07-12
申请号：CN202110050737.4
申请日：2021-01-14
Applicant: 长鑫存储技术有限公司
Inventor： 冀康灵
Abstract: 本发明实施例提供一种存储系统，包括：存储器，被配置为，在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个数据；编码模块，被配置为，在编码阶段，基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且在所述编码阶段，基于若干所述字节中的所有数据产生Y个第二校验码，其中，所述X个第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，所述Y个第二校验码用于对所述M个字节进行检错和/或纠错。本发明实施例有利于提升存储系统的性能。
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公开(公告)号：CN116455401A
公开(公告)日：2023-07-18
申请号：CN202210021721.5
申请日：2022-01-10
Applicant: 长鑫存储技术有限公司
Abstract: 本公开涉及半导体电路设计领域，特别涉及一种并串转换电路、并串转换电路版图及存储器，包括：多个并行支路，并行支路包括：第一输入端、第二输入端、控制端和输出端；第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元，输出端连接串行导线；选择单元用于接收选择信号和至少两路支路信号，基于选择信号，选择一路支路信号传输至并行支路中；串行导线用于将多个并行支路输出的信号组织成串行信号；多个驱动单元并联后连接串行导线，用于增强串行导线的驱动能力，输出端相互连接，用于输出串行信号；每一驱动单元都与一并行支路相邻设置，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能。
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Patent Agency Ranking
公开(公告)号：CN114255806B
公开(公告)日：2023-07-07
申请号：CN202011006722.X
申请日：2020-09-23
Applicant: 长鑫存储技术有限公司
Inventor： 冀康灵
Abstract: 本申请实施例涉及一种数据通路接口电路、存储器和存储系统，数据通路接口电路包括：写通路模块，分别与内部端口和外部端口连接，用于从外部端口向内部端口传输存储数据；读通路模块，分别与内部端口和外部端口连接，用于从内部端口向外部端口传输存储数据；第一延迟模块，分别与外部端口和内部端口连接，用于从外部端口或内部端口获取存储数据，对存储数据进行延迟处理，并将处理后的存储数据传输至写通路模块和/或读通路模块；延迟控制模块，与第一延迟模块连接，用于接收外部输入的信号指令，并根据信号指令控制第一延迟模块执行延迟处理的延迟时间。通过对接收到的存储数据进行延迟处理，实现了传输同步性更好的数据通路接口电路。
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公开(公告)号：CN116264085A
公开(公告)日：2023-06-16
申请号：CN202111531858.7
申请日：2021-12-14
Applicant: 长鑫存储技术有限公司
Inventor： 冀康灵
Abstract: 本公开实施例涉及半导体技术领域，提供一种存储系统以及存储系统的数据写入方法，存储系统包括：存储系统被配置为，响应于写复制使能信号以进入写复制模式，且在写复制模式期间，若从数据端口输出的多组数据中至少两组数据相同，则将至少两组数据定义为相同组，产生用于表征数据复制的标识信号，并传输相同组中的一组数据至存储阵列的接口，且禁用相同组中的其余组数据对应的数据端口与存储阵列的接口之间的传输路径，存储阵列响应于写复制使能信号以及标识信号，将相同组中的一组数据复制到相同组中的其余组数据对应的存储阵列的接口。本公开实施例至少有利于节省数据写入时的功耗。
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公开(公告)号：CN115458007A
公开(公告)日：2022-12-09
申请号：CN202211123750.9
申请日：2022-09-15
Applicant: 长鑫存储技术有限公司
Inventor： 冀康灵
IPC: G11C11/4096 , G11C11/4097
Abstract: 本公开实施例公开了一种存储器及其操作方法。存储器包括：存储单元阵列；写驱动器，耦接存储单元阵列，被配置为根据接收的写操作命令，将待写入的数据信号发送至存储单元阵列；第一列解码器，通过第一列选择线耦接存储单元阵列的第一存储单元区，被配置为对存储单元阵列执行写操作；第一列选择线包括虚拟线和挂载线；虚拟线，耦接第一列解码器和挂载线，用于向挂载线传输第一列选择信号；挂载线，耦接第一存储单元区，用于向第一存储单元区传输第一列选择信号；第一列选择信号用于选择第一存储单元区中执行写操作的存储单元列；其中，写驱动器发送的待写入的数据信号的传输方向与挂载线传输的第一列选择信号的传输方向相同。
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公开(公告)号：CN115167754A
公开(公告)日：2022-10-11
申请号：CN202110355210.2
申请日：2021-04-01
Applicant: 长鑫存储技术有限公司
IPC: G06F3/06
Abstract: 本申请实施例涉及一种半导体存储器和数据写入方法，所述半导体存储器包括：至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。
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公开(公告)号：CN115145466A
公开(公告)日：2022-10-04
申请号：CN202110333856.0
申请日：2021-03-29
Applicant: 长鑫存储技术有限公司
IPC: G06F3/06
Abstract: 本申请涉及一种数据传输电路、方法及存储装置，所述数据传输电路包括可控延迟模块及模式寄存器数据处理单元，可控延迟模块用于响应模式寄存器读命令而生成延迟读命令；模式寄存器数据处理单元用于响应所述模式寄存器读命令从模式寄存器读出设置参数，以及还用于响应所述延迟读命令而输出所述设置参数；其中，设置参数的输出起始时刻与可控延迟模块接收所述模式寄存器读命令的时刻之间的时间差为第一预设阈值。本申请能够控制响应模式寄存器读命令读出设置参数的时间，与响应阵列区数据读命令读出阵列区数据的时间匹配，并且能够满足不同类型半导体存储装置的工作参数需求，避免因工作环境影响导致数据传输通路出现控制错误。
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