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公开(公告)号：CN115910183B
公开(公告)日：2025-01-10
申请号：CN202110955470.3
申请日：2021-08-19
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例涉及半导体电路测试领域，特别涉及一种测试方法及测试系统，包括：向存储模块中写入第一初始数据，ECC模块基于第一初始数据，编码生成对应于第一初始数据的第一校验数据，并将第一校验数据写入存储模块；向存储模块的同一地址中写入第二初始数据；读出存储模块中的第二初始数据和第一校验数据，ECC模块基于第二初始数据，编码生成对应于第二初始数据的第二校验数据，并基于第一校验数据和第二校验数据校验并修正第二初始数据；读出存储器的第一读出数据，并基于第一读出数据，判断ECC模块的功能是否异常，第一读出数据为ECC模块校验并修正后的第二初始数据，以提供对存储器的ECC功能简单且可靠的测试方法。
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公开(公告)号：CN115440270B
公开(公告)日：2024-07-05
申请号：CN202110609883.6
申请日：2021-06-01
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例涉及一种数据传输电路、数据处理电路和存储器，所述数据传输电路，包括：数据写入电路，用于传输待存储数据至全局数据线组，所述全局数据线组包括第一全局数据线和第二全局数据线，成对设置的所述第一全局数据线和所述第二全局数据线传输互为反相的数据，所述待存储数据通过所述全局数据线组传输至所述数据存储单元进行存储；校验写入电路，用于传输校验数据至校验存储单元连接的全局数据线组，以对所述校验数据进行存储，所述校验数据与所述待存储数据相对应；其中，所述数据写入电路和所述校验写入电路用于同步向对应的全局数据线组传输数据，且所述校验写入电路的驱动能力强于所述数据写入电路的驱动能力。
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公开(公告)号：CN117631742A
公开(公告)日：2024-03-01
申请号：CN202210977602.7
申请日：2022-08-15
Applicant: 长鑫存储技术有限公司
IPC: G05F1/567
Abstract: 本公开提供一种电源电路以及应用该电源电路的芯片。电源电路包括：恒定电流生成模块，用于生成正温度系数的第一电流和负温度系数的第二电流，并根据所述第一电流和所述第二电流生成恒定电流；电压生成模块，包括晶体管，所述电压生成模块耦接所述恒定电流生成模块并用于根据所述恒定电流以及晶体管特性生成与温度相关的电压。本公开实施例可以生成与晶体管特性和温度相关的电压，简化电路结构，减小芯片体积。
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公开(公告)号：CN114203228B
公开(公告)日：2023-09-15
申请号：CN202010988666.8
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4063 , G11C29/42
Abstract: 本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。
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公开(公告)号：CN116741223A
公开(公告)日：2023-09-12
申请号：CN202210203723.6
申请日：2022-03-03
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4063
Abstract: 本公开涉及半导体电路设计领域，特别涉及一种数据读出电路、数据读出方法和存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；读写控制模块接收到每一存储区域从全局数据线传输的数据的时间和接收到对应于存储区域的子抓取信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将全局数据线上的数据读出至数据总线；全局数据线基于列选择信号通过列译码模块将存储区域的数据读出，以优化DRAM的tCCD。
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Patent Agency Ranking
公开(公告)号：CN116417027A
公开(公告)日：2023-07-11
申请号：CN202111658991.9
申请日：2021-12-31
Applicant: 长鑫存储技术有限公司
Abstract: 本公开实施例提供了一种控制放大方法及电路、灵敏放大器和半导体存储器，该方法包括：接收预设指令，根据所述预设指令确定隔离电源值和控制指令信号；根据所述隔离电源值和所述控制指令信号生成隔离控制信号；所述放大电路根据预设指令接收所述隔离控制信号和目标待处理信号，对所述待处理信号进行处理，完成预设指令。这样，通过隔离电源值控制隔离控制信号的具体电压值，能够优化信号放大过程，提高信号放大速度，改善电路噪声大的问题。
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公开(公告)号：CN116343891A
公开(公告)日：2023-06-27
申请号：CN202111592752.8
申请日：2021-12-23
Applicant: 长鑫存储技术有限公司
Abstract: 本发明涉及一种存储块以及存储器，存储块包括沿第一方向设置的若干个存储阵列，用于存储数据和校验码，每一存储阵列划分为至少两个阵列单元；若干读写控制电路，分别与存储阵列一一对应，用于向对应的存储阵列写入或读取数据和校验码；读写控制电路通过不同的数据信号线与各阵列单元电连接，且被配置为每次仅能访问对应的存储阵列中的一个阵列单元；若干检错纠错单元，与若干读写控制电路电连接，用于根据校验码对数据进行检错和/或纠错；其中，在读取操作时，每一读写控制电路读出的数据和校验码被分为至少两部分，且读写控制电路被配置为将每部分传输至不同的检错纠错单元。本发明实施例的存储块具有功耗低、校验准确的优势。
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公开(公告)号：CN115376591A
公开(公告)日：2022-11-22
申请号：CN202110545003.3
申请日：2021-05-19
Applicant: 长鑫存储技术有限公司
IPC: G11C16/26
Abstract: 本申请实施例涉及一种数据传输电路和存储器，所述数据传输电路，包括数据写入模块，所述数据写入模块包括：逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。
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公开(公告)号：CN112863570A
公开(公告)日：2021-05-28
申请号：CN201911181058.X
申请日：2019-11-27
Applicant: 长鑫存储技术有限公司
Inventor： 尚为兵
IPC: G11C11/409
Abstract: 本发明涉及存储技术领域，提出一种读写转换电路及其驱动方法、存储器。该读写转换电路包括：第一预充电路、正反馈电路、第二预充电路、第四开关单元、第六开关单元、第七开关单元、第八开关单元、第十开关单元、第十一开关单元、第十二开关单元、第十三开关单元、第十四开关单元、第十五开关单元。该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。
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公开(公告)号：CN112634955A
公开(公告)日：2021-04-09
申请号：CN201910904496.8
申请日：2019-09-24
Applicant: 长鑫存储技术有限公司
IPC: G11C11/403 , G11C11/4063
Abstract: 一种DRAM存储器，包括：衬底；位于所述衬底上呈行列排布的若干存储库，每一个存储库在列方向上被分为三个存储块，所述每一个存储块中均具有呈行列排布的若干存储单元。通过将每一个存储库列方向上分为三个存储块，一方面，在每一个存储库容量一定的情况下，在列方向上将每一个存储库分为三个存储块，每一个存储块在行方向上的长度会变短，使得控制线路和数据传输线路到每一个存储块中的存储阵列中相应的存储单元的距离会变短，因而可以不需要很大的驱动，并且使得数据传输线路产生的寄生电阻和寄生电容减小，使得数据传输速率和数据传输准确性提升，降低功耗。
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