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公开(公告)号：CN101105972A
公开(公告)日：2008-01-16
申请号：CN200710086711.5
申请日：2007-03-06
申请人： 富士通株式会社
CPC分类号： G11C7/1006 , G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/1078 , G11C7/1093 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4094 , G11C11/4096
摘要： 为了即使当数据掩蔽信号中的比特数目较大时也能在不增加外部端子的数目的情况下执行数据信号的掩蔽控制，地址输入电路同步于时钟信号的跳变沿，顺序接收提供到地址端子的第一地址信号、第二地址信号和第一数据掩蔽信号。即，第一数据掩蔽信号被提供到地址端子的定时是不同于第一和第二地址信号被接收的定时的。第一地址信号、第二地址信号和第一数据掩蔽信号例如被从访问半导体存储器的控制器输出。数据输入/输出电路经由数据端子输入/输出数据，并且根据第一数据掩蔽信号的逻辑掩蔽去往存储单元的写数据和来自存储单元的读数据中的至少任何一个。
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公开(公告)号：CN101026012A
公开(公告)日：2007-08-29
申请号：CN200710085855.9
申请日：2007-02-25
申请人： 三菱电机株式会社
发明人： 飞田洋一
CPC分类号： G11C19/28 , G11C19/184
摘要： 在移位寄存器电路中，抑制伴随于动作的高速化的驱动能力的下降。移位寄存器电路中设有：在输出端子(OUT)与时钟端子(CK)之间的晶体管(Q1)、在输出端子(OUT)与第1电源端子(s1)之间的晶体管(Q2)、在晶体管(Q1)的栅与第2电源端子(s2)之间的晶体管(Q3)。而且设有：基于输入至第1输入端子(IN1)的信号，将晶体管(Q3)的栅极节点充电的晶体管(Q8)；基于输入至第2输入端子(IN2)的信号，将充电后的晶体管(Q3)的栅极节点升压的电容元件(C2)。
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公开(公告)号：CN1689106A
公开(公告)日：2005-10-26
申请号：CN03820611.0
申请日：2003-07-31
申请人： 皇家飞利浦电子股份有限公司
发明人： K·莱伊坦-诺瓦克
CPC分类号： G11C8/04
摘要： 一种具有数据存储装置(120)的电子装置(100)，所述数据存储装置(120)用于存储N个数据元，其包括数据存储单元(130)的第一集合(122)。所述数据存储单元(130)的第一集合(122)可通过地址解码器(140)来访问。在数据存储装置(120)的移位寄存器模式中，地址解码器(140)对包括模N计数器的地址发生器(160)进行响应。地址发生器(160)产生一个指向包含要从移位寄存器中移出的数据元的数据存储单元(130)的指针，而不是必须把数据元从一个数据存储单元(130)移位到另一个数据存储单元。其优点在于：移位寄存器中的在先数据存储单元(130)的输出端不必互连到其后续数据存储单元的输入端。此外，在一次移位操作期间所需的数据通信量迅速降低。本发明尤其涉及可重构的逻辑装置，其采用查找表来实现移位寄存器。
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公开(公告)号：CN1495791A
公开(公告)日：2004-05-12
申请号：CN03147091.2
申请日：2003-08-28
申请人： 恩益禧电子股份有限公司
CPC分类号： G11C16/349 , G11C7/062 , G11C7/067 , G11C7/14 , G11C16/28
摘要： 一种半导体存储装置包括(a)多个基准单元(MR0至MR15)，和(b)多个存储单元(MC00至MCnm)，存储在从多个基准单元中选定的一个基准单元中的数据与存储在从多个存储单元中选定的存储单元中的数据相比较，其特征在于一个地址转变检测器(13)用于在地址的输入中检测转换，通过检测从所述存储单元中选择一个存储单元，并发送地址转变检测信号P0用来指示检测的转换，一个计数器(102)用于计数所述的地址转变检测信号；和一个基准单元解码器(103)用于依据从所述计数器(102)发送的输出从所述的基准单元中选择一个基准单元。
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公开(公告)号：CN1379903A
公开(公告)日：2002-11-13
申请号：CN00814450.8
申请日：2000-10-19
申请人： 高通股份有限公司
CPC分类号： G11C16/349 , G11C8/04 , H03K21/403
摘要： 一种更新和存贮计数器值的方法与设备。响应于多个N计数器更新信号的每个信号,从多个二进制存储单元里选出某个二进制存储单元(350),翻转该选出的二进制存储单元的状态(36)。在收到N个计数器更新信号后(320),对与多个二进制存储单元分开的一个寄存器增数(340),然后响应于以后的计数器更新信号重复该过程(320)。在过程每次重复期间,平均以同样的次数翻转多个二进制存储单元的每个存储单元。多个二进制存储单元的状态和寄存器值代表任何指定时刻的计数器值。
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公开(公告)号：CN1043696C
公开(公告)日：1999-06-16
申请号：CN94115285.5
申请日：1994-09-16
申请人： 联华电子股份有限公司
发明人： 邓永佳
IPC分类号： G11C8/04
摘要： 存贮队列装置，包括：一移位寄存器用以储存输入数据；一多路选择器用以选择移位寄存器上的任一输出端作为输出数据的位置；及一计数器用以计数存在于移位寄存器中的数据位数，并以此控制多路选择器对移位寄存器上的数据输出位置的选择。一检测电路用以接收计数器输出的数据，并检测移位寄存器内的数据状态，且于移位寄存器内被堆满数据时传出一溢出信号，而当移位寄存器内数据被读取完毕时传出一零信号。可即时存取数据。
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公开(公告)号：CN114115749B
公开(公告)日：2024-04-12
申请号：CN202111600969.9
申请日：2017-01-16
申请人： 索尼公司
摘要： 本申请涉及用于写零操作的技术。一种用于写零操作的装置，包括：存储器设备的控制器，其包括逻辑，所述逻辑的至少一部分包括硬件，所述逻辑用于：转发写0命令，以使得所述存储器设备的一个或多个存储器区块存储值0；以及使得由所述存储器设备针对所述一个或多个存储器区块对列选择线CSL进行内部激活，对所述CSL进行的所述内部激活以在相同时钟周期激活多个CSL的方式发生，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。
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公开(公告)号：CN110866596B
公开(公告)日：2024-01-30
申请号：CN201811531462.0
申请日：2018-12-14
申请人： 铠侠股份有限公司
发明人： 和田政春
摘要： 本发明的实施方式提供一种能够以节省存储器的方式安装神经网络的半导体集成电路。实施方式的半导体集成电路具备：交叉点型的存储单元阵列(11)；输入部(12)，连接于向存储单元阵列(11)的输入；以及输出部(14)，连接于自存储单元阵列(11)的输出。存储单元阵列具备：多条字线(WL)；多条位线(BL)，与多条字线交叉；以及多个电阻变化型的存储单元(MC)，分别形成在字线(WL)与位线(BL)的交叉点。输入部(12)具备：存取控制部，按时间序列控制以矩阵表示的数据的向存储单元(MC)的存取；以及驱动器，对连接于数据的存取地的存储单元(MC)的字线(WL)施加与该数据的值对应的电压。输出部(14)具备多个保持电路，保持位线(BL)的输出电平的在时间序列中的代表值。
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公开(公告)号：CN117457040A
公开(公告)日：2024-01-26
申请号：CN202311498160.9
申请日：2023-11-10
申请人： 京微齐力(北京)科技股份有限公司
发明人： 薛庆华
摘要： 本发明提供一种FPGA芯片中的初始化电路和初始化方法。初始化电路包括：嵌入式存储器，在所述嵌入式存储器内建的地址计数器，配置存储器，配置存储器的输入输出模块，数据通路，N个写使能信号发生器，所述数据通路用于接收数据并传送到所述输入输出模块的输入端口，所述配置存储器用于存储所述嵌入式存储器初始化所需数据的区域包括从第1个到第N个区域，所述配置存储器还包括第N+1个区域。所述嵌入式存储器用于基于第1个到第N+1个区域存储的数据以及所述地址计数器和所述写使能信号发生器的输出的数据进行动作。如此，可以实现利用配置存储器的空间来平衡嵌入存储器EMB初始化写入速度和面积比例。减少对配置存储器访问额外的码流设置时间。
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公开(公告)号：CN116417030A
公开(公告)日：2023-07-11
申请号：CN202211584403.6
申请日：2022-12-09
申请人： 三星电子株式会社
摘要： 公开了一种存储器装置和存储器装置的操作方法。所述存储器装置包括：存储器核，包括多个存储器单元；以及控制逻辑，从外部装置接收第一激活命令和第一行地址并且响应于第一激活命令，激活来自所述多个存储器单元之中的与第一行地址对应的存储器单元。控制逻辑包括寄存器和计数器。控制逻辑将第一行地址记录在寄存器中的一个中，通过使用计数器中的第一计数器对第一行地址的激活计数进行计数，并且通过使用计数器中的第二计数器对第一行地址的寿命计数进行计数。
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