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公开(公告)号：CN104795100A
公开(公告)日：2015-07-22
申请号：CN201510232374.0
申请日：2015-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种半刷新机制的单端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；所述单稳态锁存器包括上拉管及下拉管；所述传输门包括第一获取管及第二获取管。本发明相对传统静态随机存储器单端口单元而言，其单元晶体管数量减少1/3，从而可以提高单元存储密度；相对传统动态随机存储器单元而言，某电平可以稳定保持，故可以减少刷新次数；此外，本单元不要求晶体管之间尺寸匹配；这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
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公开(公告)号：CN104681054A
公开(公告)日：2015-06-03
申请号：CN201510107430.8
申请日：2015-03-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/06
Abstract: 本发明提供一种应用于静态随机存储器电路的灵敏放大器，所述灵敏放大器至少包括：获取电路，用于感知输入信号电压差；连接于所述获取电路的隔离电路，用于隔离所述输入信号及差分输出信号，削弱所述输入信号及所述差分输出信号的耦合作用；连接于所述隔离电路的辅助电路，用于稳定所述差分输出信号的初始电压；连接于所述隔离电路的锁存电路，用于锁存所述隔离电路的输出信号，放大并输出所述差分输出信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明可以有效缩短灵敏放大器读取时间，从而提高存储器读速度。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为93pS。
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公开(公告)号：CN107516676B
公开(公告)日：2022-05-17
申请号：CN201610435759.1
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明提供一种基于SOI的MOS器件结构及其制作方法，所述结构包括背衬底、绝缘埋层、有源区以及浅沟槽隔离结构；其中：所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。本发明可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。
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公开(公告)号：CN107305593B
公开(公告)日：2020-12-01
申请号：CN201610252163.8
申请日：2016-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/20
Abstract: 本发明提供一种SOI MOSFET总剂量辐照模型的建模方法，包括：建立一受控电流源，所述受控电流源并联于一MOSFET器件的源、漏端之间，其电流大小受所述MOSFET器件的栅端、源端、体端、漏端及总剂量控制；建立一受控电压源，所述受控电压源串联于所述MOSFET器件的栅端，其电压大小受总剂量控制；将所述受控电流源、所述受控电压源及所述MOSFET器件进行封装，以形成所述SOI MOSFET总剂量辐照模型。本发明的SOI MOSFET总剂量辐照模型的建模方法可同时仿真NMOS和PMOS，可以仿真阈值电压的漂移，还可仿真各个尺寸、各个辐射剂量的MOSFET特性，大大提高仿真准确性。
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公开(公告)号：CN106952954B
公开(公告)日：2020-11-13
申请号：CN201610008650.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/417 , H01L29/08
Abstract: 本发明提供一种SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中间部分的重掺杂第一导电类型区、从纵向两端及横向外端包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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Patent Agency Ranking
公开(公告)号：CN105742366B
公开(公告)日：2019-09-13
申请号：CN201610237320.8
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN104750922B
公开(公告)日：2019-01-11
申请号：CN201510136732.8
申请日：2015-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI四端口网络及其系统，包括：第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。通过SOI四端口网络，可以采用共源、共栅以及共漏电路中任意一种结构进行建模，各个端口根据需要进行电压设置。传统的两端口网络体电极只能接地，本发明的四端口网络体电极可以通过设置，获得不同体电压下的射频特性及噪声特性，使建模过程更加灵活。
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公开(公告)号：CN107516659A
公开(公告)日：2017-12-26
申请号：CN201610435817.0
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L21/8239 , H01L27/1104 , H01L2027/11857 , H01L2924/1437
Abstract: 本发明提供一种基于SOI的双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明中，组成第一、第二反相器的四个晶体管的栅区两端均呈“L”型弯折，体接触区与体区接触，并包围源区的纵向两端及底部。本发明可以在牺牲较小单元面积的情况下，全面抑制总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证晶体管源区的有效宽度，不会损失晶体管的驱动能力。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952917A
公开(公告)日：2017-07-14
申请号：CN201610008928.3
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 本发明提供一种SOI六晶体管SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明的SOI六晶体管SRAM单元中，组成第一反相器及第二反相器的四个晶体管的源极均嵌有隧穿二极管结构，可以在不增加器件面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的制作方法还具有制造工艺简单、与现有逻辑工艺完全兼容等优点，单元内部采用中心对称结构以及单元之间的共享结构，使其方便形成存储阵列，有利于缩短设计SRAM芯片的周期。
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公开(公告)号：CN106952912A
公开(公告)日：2017-07-14
申请号：CN201610008087.6
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/1104
Abstract: 本发明提供一种SOI八晶体管SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SOI八晶体管SRAM单元中，组成第一反相器及第二反相器的四个晶体管的源极均嵌有隧穿二极管结构，可以在不增加器件面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的制作方法还具有制造工艺简单、与现有逻辑工艺完全兼容等优点，单元内部采用中心对称结构以及单元之间的共享结构，使其方便形成存储阵列，有利于缩短设计SRAM芯片的周期。
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