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公开(公告)号：CN110890289B
公开(公告)日：2024-04-05
申请号：CN201811552546.2
申请日：2018-12-19
申请人： 铠侠股份有限公司
发明人： 林秀和
IPC分类号： H01L21/67 , H01L21/683 , H01L21/687
摘要： 实施方式提供一种能够适当地去除相互贴合的基板的一部分的半导体制造装置及半导体装置的制造方法。实施方式的半导体制造装置包含安装部，该安装部在包含相互贴合的第1基板与第2基板的被加工基板，以包围所述第1基板的方式安装具有环状的形状的环状部件。所述装置还包含保持安装了所述环状部件的所述被加工基板的保持部。所述装置还包含对利用所述保持部所保持的所述被加工基板的所述第2基板供给第1流体的第1流体供给部。
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公开(公告)号：CN117785751A
公开(公告)日：2024-03-29
申请号：CN202311260967.9
申请日：2023-09-27
申请人： 铠侠股份有限公司
发明人： M·萨卢加
摘要： 本公开涉及非易失性存储装置对主机任务的分担。各种实施方式涉及由非易失性存储器装置从主机接收包括非易失性存储器装置的装置环境信息的主机命令。装置环境信息包括每个非易失性存储器装置的缓冲器的地址。响应于接收到主机命令，在非易失性存储器装置之间分割主机命令的部分。非易失性存储器装置向主机发送传输请求，传输请求指示将主机数据的每个部分传输到非易失性存储器装置中的相应的一个。基于装置环境信息，非易失性存储器装置将对等命令发送到另一非易失性存储器装置。
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公开(公告)号：CN113785274B
公开(公告)日：2024-03-29
申请号：CN202080031759.X
申请日：2020-03-13
申请人： 铠侠股份有限公司
发明人： 艾维·史坦纳 , 哈能·温加顿 , 梅尔·纳丹-奥列格诺维奇 , 奥菲尔·肯特 , 阿米尔·纳西
IPC分类号： G06F11/10
摘要： 本文中所描述的各种实施方案涉及用于通过解码码字以确定建议校正来在闪存装置中执行错误校正的系统及方法。另外，确定基于多个组件码中的第一组件码获得的第一组所述建议校正是否与基于所述多个组件码中的第二组件码获得的第二组所述建议校正一致。基于所述第一组所述建议校正与所述第二组所述建议校正是否一致来选择接受所述第一组所述建议校正或拒绝所述第一组所述建议校正中的一者。
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公开(公告)号：CN117750767A
公开(公告)日：2024-03-22
申请号：CN202310732274.9
申请日：2023-06-20
申请人： 铠侠股份有限公司
发明人： 永岛贤史
摘要： 实施方式的半导体存储装置具有第一层叠体、第二层叠体、夹设部和柱状体。所述夹设部配置在所述第一层叠体与所述第二层叠体之间。所述柱状体具有在所述第一层叠体内沿所述第一方向延伸的第一柱状部、在所述第二层叠体内沿所述第一方向延伸的第二柱状部、以及配置在所述夹设部且将所述第一柱状部与所述第二柱状部连接的连接部。所述夹设部的至少一部分具有：包含第一绝缘材料的第一层、在所述第一方向上配置在所述第一层与所述第二层叠体之间且包含所述第一绝缘材料的第二层、在所述第一方向上配置在所述第一层和所述第二层之间且包含与所述第一绝缘材料不同的第一材料的第三层。
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公开(公告)号：CN117750756A
公开(公告)日：2024-03-22
申请号：CN202311028173.X
申请日：2023-08-15
申请人： 铠侠股份有限公司
IPC分类号： H10B12/00
摘要： 本发明的实施方式的半导体装置具备：第1配线(51)，设置于第1层(L1)，于第1方向延伸；第2配线(52)，设置在位于第1层的上层侧的第2层(L2)，于第1方向延伸；第1半导体层(31a)，不贯通第2配线，贯通第1配线并于与第1方向交叉的第2方向延伸；第2半导体层(31b)，不贯通第1配线，贯通第2配线并于第2方向延伸；第1绝缘层(32a)，设置于第1配线与第1半导体层之间；第2绝缘层(32b)，设置于第2配线与第2半导体层之间；第1电容器(40a)，电连接于第1半导体层的第1端部；及第2电容器(40b)，电连接于第2半导体层的第1端部。
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公开(公告)号：CN117742574A
公开(公告)日：2024-03-22
申请号：CN202311058645.6
申请日：2023-08-22
申请人： 铠侠股份有限公司
发明人： 山崎厚志
摘要： 本发明提供一种能够自动地封堵调试端口的存储装置、存储器系统、及存储装置的控制方法。本发明是具有第1认证码的存储装置，且具备：通信端口，构成为在与外部之间收发包含调试用的数据的信息；及调试端口控制装置，能够将连接于所述通信端口的通信路径断开；所述调试端口控制装置是：从外部接收包含第2认证码的认证要求，判定所述第2认证码是否与所述第1认证码一致，在未判定出所述第2认证码与所述第1认证码一致的情况下，将所述通信路径断开。
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公开(公告)号：CN112489703B
公开(公告)日：2024-03-22
申请号：CN202010009814.7
申请日：2020-01-06
申请人： 铠侠股份有限公司
发明人： 仁木祐介
摘要： 实施方式提供一种具备能够减小配置面积且能够抑制选择电压误施加于非选择BL或者非选择WL或起因于邻接的选择BL或选择WL的变动的多工器的半导体存储装置。实施方式的半导体存储装置具备分为各m根(m为2以上的整数)的多个群组的多个第1信号线、及第2信号线。胞阵列具有与第1信号线和第2信号线的交点对应设置的记忆胞。m根全局信号线对任一第1信号线施加选择电压。多个第1晶体管对应各第1信号线分别设置1个，并连接于第1信号线与全局信号线之间。多个第1选择信号线与多个群组的各者对应设置且共通连接于该对应的群组中所包含的第1晶体管的栅极电极。多个第1虚设信号线配置于相互邻接的群组间，被施加非选择电压。
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公开(公告)号：CN113451354B
公开(公告)日：2024-03-19
申请号：CN202010699077.8
申请日：2020-07-20
申请人： 铠侠股份有限公司
发明人： 岡嶋睦
IPC分类号： H10B61/00 , H01L23/544 , H10B12/00
摘要： 本发明的实施方式涉及一种存储装置及存储装置的制造方法。根据一实施方式，实施方式的存储装置包含：第1芯片(400)，包含绝缘层(61)及第1焊垫(73)；多个存储器部(51)，设置在绝缘层(61)的第1区域(A1)内，以第1间隔(Dp1)排列在与第1芯片(400)的表面平行的第1方向上；多个第1标记部(990)，设置在绝缘层(61)的第2区域(A2)内，以第2间隔(Dp2)排列在第1方向上；第2芯片(410)，在与第1芯片(400)的表面垂直的第2方向上与第1芯片(400)重叠，包含连接于第1焊垫(73)的第2焊垫(38)；及电路(CC)，设置在第2芯片(410)内。
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