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公开(公告)号：CN109461733B
公开(公告)日：2021-10-19
申请号：CN201811216570.9
申请日：2018-10-18
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11517 , H01L27/11531 , H01L27/11526 , H01L27/11521
摘要： 本发明提供了一种闪存器件的制造方法，包括：提供一具有存储区和外围区的衬底，所述存储区上形成有至少一个浮栅极，所述浮栅极中掺杂有N型离子或P型离子；且最靠近所述外围区的所述浮栅极面向所述外围区的侧壁暴露在外；形成阻挡侧墙于最靠近所述外围区的所述浮栅极面向所述外围区的侧壁上；以及，形成栅氧层于所述外围区的衬底表面上。通过本发明的技术方案，能够阻挡所述闪存器件的浮栅极中的掺杂离子在高温的作用下扩散进入到所述外围区，以避免对所述外围区上的所述栅氧层的生长以及对所述浮栅极中原有的掺杂产生影响，进而改善所述闪存器件的可靠性。
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公开(公告)号：CN113327848A
公开(公告)日：2021-08-31
申请号：CN202110591283.1
申请日：2021-05-28
申请人： 上海华力微电子有限公司
IPC分类号： H01L21/28 , H01L29/423 , H01L29/06 , H01L27/11521
摘要： 在本发明提供的闪存器件及其制造方法中，第一侧墙层覆盖栅极结构层中的第一开口的侧壁并延伸至所述第一开口暴露出的衬底中，第二侧墙层覆盖所述栅极结构层中的第二开口的侧壁并延伸至所述第二开口暴露出的衬底中，在所述衬底中形成源区和漏区以后，所述第一侧墙层和所述第二侧墙层的底部均低于导电沟道，由此可阻挡漏区(即漏端)的电场，从而降低源漏之间的漏电，并改善闪存器件的抗电压能力。
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公开(公告)号：CN110299372B
公开(公告)日：2021-06-15
申请号：CN201910476373.9
申请日：2019-06-03
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/146 , H01L21/66
摘要： 本发明公开了一种监测背照式电负性强度的测试结构，包括：和像素区的感光掺杂区的工艺条件相同的第一电极区，第一电极区的背面形成有包括电负性材料层的第一钝化层；第一钝化层的背面形成有背面金属层，由第一电极区、第一钝化层和背面的背面金属层叠加形成监测电容；第一电极区连接到第一正面衬垫，第一正面衬垫连接到第一背面衬垫；第一电极区背面的背面金属层的背面形成有第二背面衬垫；第一和第二背面衬垫形成监测电容的两个极板的引出结构。本发明还公开了一种监测背照式电负性强度的测试结构的工艺集成方法。本发明能实现背照式图像传感器的电负性强度的在线持续监测，能有效缩短测试周期和反馈周期，减少硅片的消耗，加快研发进度。
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公开(公告)号：CN109887915B
公开(公告)日：2020-12-04
申请号：CN201910172992.9
申请日：2019-03-07
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11524
摘要： 本发明提供了一种闪存器件及其制造方法，所述闪存器件的制造方法包括：提供一衬底，在所述衬底上形成多个浅沟槽隔离结构；回刻蚀所述浅沟槽隔离结构的侧壁，以在相邻的所述浅沟槽隔离结构之间的所述衬底上形成第一沟槽，所述第一沟槽顶部的宽度大于其底部的宽度；形成浮栅于所述第一沟槽中；回刻蚀所述浅沟槽隔离结构的顶部，以形成暴露出所述浮栅的侧壁的第二沟槽，所述第二沟槽底部的宽度大于其顶部的宽度；以及，形成填充层于所述第二沟槽中，所述填充层的侧壁与所述浮栅底部的侧壁之间形成空洞。本发明的技术方案使得在浮栅的宽度增大的同时，也能够降低浮栅之间的串扰，进而使得闪存器件的可靠性得到提高。
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公开(公告)号：CN109727983B
公开(公告)日：2020-10-09
申请号：CN201811630391.X
申请日：2018-12-29
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11517 , H01L27/11521
摘要： 本发明公开了一种NOR闪存，NOR闪存的存储区的闪存单元阵列中，各所述有源区呈条形结构并平行排列；同一行的各闪存单元的多晶硅控制栅的多晶硅连接在一起并形成多晶硅行；多晶硅浮栅位于和多晶硅行垂直相交的有源区的顶部并通过第一栅氧化层隔离；漏区由延伸到有源区侧面的自对准共形注入区组成，自对准共形注入区的位置由自对准回刻的场氧定义，场氧的自对准回刻区域由栅极结构刻蚀后通过栅极结构和有源区自对准定义形成，源区中也叠加有自对准共形注入区。本发明还公开了一种NOR闪存的制造方法。本发明能在不对栅极结构进行改动的条件下提高编程效率，同时还能减少漏电，提高器件的性能。
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公开(公告)号：CN108039350B
公开(公告)日：2020-09-01
申请号：CN201711237456.X
申请日：2017-11-30
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11521 , H01L27/11531 , H01L27/11543
摘要： 本发明公开了一种改善闪存中高压器件栅极氧化层可靠性的工艺集成方法，包括步骤：步骤一、提供一半导体衬底并形成场氧；步骤二、形成衬垫氧化层；步骤三、进行高压器件的阱区的离子注入；步骤四、进行各闪存单元的阈值电压调整离子注入；步骤五、同时去除闪存单元区和高压器件区的衬垫氧化层；步骤六、同时在闪存单元区和高压器件区的半导体衬底表面形成闪存单元的所需的隧穿氧化层；步骤七、形成第一层多晶硅和ONO层；步骤八、刻蚀形成闪存单元的栅极结构所需的浮栅多晶硅层和ONO层。本发明能减少高压器件栅极氧化层的损伤，改善高压器件栅极氧化层的可靠性，并进而提高高压器件的可靠性。
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公开(公告)号：CN107887390B
公开(公告)日：2020-06-16
申请号：CN201711099991.3
申请日：2017-11-09
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11517
摘要： 本发明提出一种改善闪存单元的工艺集成方法，包括：器件离子注入形成衬底结构；依次沉积闪存氧化层、浮栅多晶硅层和氮化硅层；形成浅沟槽隔离结构并在其中沉积氧化硅层；进行预清洗处理，刻蚀去除部分氮化硅层以及浅沟槽隔离结构中的部分氧化硅层，露出浮栅多晶硅尖角；氧化露出的浮栅多晶硅尖角，使尖角处圆滑；进行刻蚀处理，去除浅沟槽隔离结构中的部分氧化硅层，同时去除用于浮栅多晶硅尖角圆化的氧化硅；刻蚀去除所述氮化硅层直至露出所述浮栅多晶硅层。本发明利用增加的氧化硅将浮栅极的尖角提前圆弧化，同时实现浮栅极尖角的圆弧化和闪存单元浮栅极顶部未受损伤的闪存单元，从而为继续缩减的闪存单元提供了另一种优化的方法。
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公开(公告)号：CN110854267A
公开(公告)日：2020-02-28
申请号：CN201911255220.8
申请日：2019-12-09
申请人： 上海华力微电子有限公司
IPC分类号： H01L45/00
摘要： 本发明提供一种阻变存储器及其制造方法，在本发明提供的阻变存储器及其制造方法中，通过在半导体衬底表面形成第一电极，在所述第一电极上形成插层；在所述插层上形成阻变层；在所述阻变层上形成阻挡层以及在所述阻挡层上形成第二电极。所述插层能够与所述阻变层配合形成较好的器件性能，能够通过所述插层调制阻变存储器的初始电阻，从而能够增大所述阻变存储器的存储窗口，由此改善所述阻变存储器的工艺均匀性以及性能。
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公开(公告)号：CN110828467A
公开(公告)日：2020-02-21
申请号：CN201911090137.X
申请日：2019-11-08
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/11536 , H01L21/66 , H01L23/544
摘要： 本发明提供了一种浮栅回刻的深度的测试方法，包括：提供衬底；在所述衬底上分别形成第一隔离层和第二隔离层；在所述第一隔离层上形成浮栅多晶硅，刻蚀浮栅多晶硅形成浮栅，所述浮栅呈条状结构；在所述浮栅和所述第二隔离层上形成ONO层；在所述ONO层上沉积控制栅多晶硅，刻蚀控制栅多晶硅形成控制栅，所述控制栅呈条状结构，所述浮栅和所述控制栅形成叉指结构；使用如下公式计算浮栅回刻的深度； 在本发明浮栅回刻的深度的测试方法中，利用叉指结构的数目、叉指结构的长度和ONO厚度就可以在不切片的情况下获得浮栅的回刻深度，减少存储单元失效的几率，提高芯片的良率，并且与现有工艺兼容，无需开发新制程，不需要额外的掩膜版。
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公开(公告)号：CN110459676A
公开(公告)日：2019-11-15
申请号：CN201910808942.5
申请日：2019-08-29
申请人： 上海华力微电子有限公司
IPC分类号： H01L45/00
摘要： 本发明提供了一种阻变存储器的制备方法，包括步骤S1：提供一衬底，所述衬底顶部设有孔洞；步骤S2：在所述孔洞中多次沉积电极材料形成下电极；步骤S3：在所述下电极以及衬底的上表面通过沉积阻变材料形成阻变材料层；步骤S4：在阻变材料层上方形成上电极。本发明采用在孔洞中多次沉积电极材料的方法形成下电极，解决了现有技术中氮化钛电极材料填充方法存在的填充不满以及填充存在空洞的问题，提高工艺均匀性。
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