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公开(公告)号：CN112071834B
公开(公告)日：2024-05-17
申请号：CN202011024051.X
申请日：2020-09-25
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/02 , H01L27/06 , H01L21/8249
摘要： 本发明公开了一种栅约束硅控整流器及其实现方法，将现有的新型栅约束硅控整流器中第二P型栅极(50)覆盖P阱的部分去掉，保留其覆盖N阱的部分，并将该第二P型栅极(50)和高浓度P型掺杂(20)相连并引出电极构成所述栅约束硅控整流器的阳极，本发明可在提升维持电压的同时，简化制造工艺，降低因引入肖特基结的界面缺陷。
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公开(公告)号：CN111524923B
公开(公告)日：2024-02-02
申请号：CN202010478077.5
申请日：2020-05-29
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/146
摘要： 本发明提供了一种源极跟随管及CMOS传感器的形成方法，包括：提供衬底，在所述衬底上形成有源区和与所述有源区相邻的浅沟槽隔离结构；在所述有源区内形成埋沟通道，所述埋沟通道的两侧与所述浅沟槽隔离结构接触；在所述有源区上形成栅氧化硅；部分刻蚀所述栅氧化硅的中部位置以形成中间薄两边厚的图案化的栅氧化硅；在所述栅氧化硅和所述浅槽隔离结构上形成栅极结构。通过刻蚀形成两边厚中间薄的图案化的栅氧化硅，使得埋沟通道中的大部分的载流子从图案化的栅氧化硅的中间部分传输，从而远离浅沟槽隔离结构的界面，改善浅沟槽隔离结构界面对载流子的扰动，从而改善CMOS传感器的抗噪声能力和提高CMOS传感器获得的图像的质量。
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公开(公告)号：CN113363274B
公开(公告)日：2024-01-23
申请号：CN202110607036.6
申请日：2021-05-28
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/146
摘要： 本发明提供一种图像传感器及其制造方法，在所述的图像传感器的制造方法中，在每个像素单元区的衬底中形成第一掺杂区之前，先在每个所述像素单元区的衬底中形成第一隔离结构，可降低衬底表面在后续的工艺中所积累的电荷，避免后续形成的掺杂区中的离子被耗尽，从而抑制图像传感器中的暗电流。进一步的，栅极结构至少覆盖部分所述第一隔离结构，可加快导电沟道(位于栅极结构下方)的导通，图像传感器在感光积分时，可提高光生电子传输速率，由此提高像素单元区的电荷转移速率，从而降低了像素单元区中的电子转移的热扩散的影响。
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公开(公告)号：CN109888091B
公开(公告)日：2023-12-01
申请号：CN201910157174.1
申请日：2019-03-01
申请人： 上海华力微电子有限公司
摘要： 本发明提供一种形成随机存储器层的方法，提供衬底，衬底包括金属互联层；形成随机存储器层的方法包括：步骤S1，在衬底上形成介质层；步骤S2，在介质层上形成多个通孔，每个通孔底部暴露金属互联层；步骤S3，在每个通孔内填充下电极；步骤S4，在下电极上方依次形成导电薄层、第一阻挡层和上电极，以使得导电薄层的底面积尺寸小于或等于下电极的底面积尺寸，第一阻挡层的底面积尺寸和上电极的底面积尺寸均小于下电极上方的导电薄层的底面积尺寸；步骤S5，在介质层上方形成第二阻挡层，并且第二阻挡层与上电极平齐。本发明的有益效果在于：增强低阻态的高氧空位浓度，提高数据保持能力，并提高耐久性，进而提高随机存储器的低阻态的稳定性。
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公开(公告)号：CN110931564B
公开(公告)日：2023-08-18
申请号：CN201911252048.0
申请日：2019-12-09
申请人： 上海华力微电子有限公司
摘要： 本发明提供了一种半导体结构，包括：衬底以及位于衬底上的栅极结构，所述衬底包括势阱，势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。本发明还提供了一种晶体管和一种可变电容，均包括如上述所述的半导体结构。本发明还提供了一种元器件，包括晶体管以及位于所述晶体管旁边的可变电容，晶体管和可变电容的势阱相同。在本发明提供的半导体结构、晶体管、可变电容及元器件中，晶体管和可变电容的势阱为同一类型的势阱，由于是同一类型的势阱，无需考量类似N型势阱和P型势阱之间的最小隔离需求，可以有效缩减版图面积。
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公开(公告)号：CN111403392B
公开(公告)日：2023-08-15
申请号：CN202010224926.4
申请日：2020-03-26
申请人： 上海华力微电子有限公司
摘要： 本发明提供了一种堆叠电容、闪存器件及其制造方法。本发明所提供的闪存器件中的堆叠电容具有存储晶体管的结构，至少包括衬底以及沿衬底高度方向由低到高依次堆叠在衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，形成堆叠电容的层间介质层包括沿衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；堆叠电容还包括引出控制栅极层的第一接触和引出浮栅极层的第二接触，以使浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板。本发明还提供了上述结构的制造方法。本发明所提供的堆叠电容的单元面积电容值被有效提高，在保证性能稳定性的情况下缩减了器件尺寸。本发明所提供的制造方法与现有工艺兼容，不增加制造成本。
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公开(公告)号：CN111584532B
公开(公告)日：2023-06-30
申请号：CN202010609712.9
申请日：2020-06-29
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/146
摘要： 本发明提供了一种转移管的垂直栅的形成方法，包括：提供衬底；在所述衬底上形成沟槽；在所述沟槽内和所述衬底上形成至少两层隔离层和至少两层栅极，所述隔离层和所述栅极间隔形成，第一层隔离层覆盖所述沟槽的底部、所述沟槽的侧壁以及部分所述衬底的表面，最后一层栅极覆盖相邻的隔离层和填充所述沟槽，多层所述栅极连通，多层所述栅极和多层所述隔离层组成转移管的垂直栅；形成每层栅极的过程中均包括进行掺杂离子的注入。可以使得转移管的垂直栅内的掺杂离子的浓度更加均匀，防止在向垂直栅施加电压后，导致低浓度掺杂离子区域的掺杂离子耗尽使转移管的速度降低的问题产生，从而提高CMOS传感器的性能。
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公开(公告)号：CN111799256B
公开(公告)日：2023-05-23
申请号：CN202010693328.1
申请日：2020-07-17
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法，本发明通过在现有高压NLDMOS的外保护环的高浓度N型掺杂上先串联一个由非金属硅化多晶硅电阻再连接至电源端Vcc，可降低寄生NPN三极管一旦被误触发后落在寄生NPN三极管集电极的电压，避免该寄生NPN三极管被误触发后进入维持导通状态，从而提升该高压IO端的防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积。
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公开(公告)号：CN111799257B
公开(公告)日：2023-05-12
申请号：CN202010694335.3
申请日：2020-07-17
申请人： 上海华力微电子有限公司
IPC分类号： H01L27/02 , H01L21/265
摘要： 本发明公开了一种提升高压集成电路防负电流闩锁能力的保护环及实现方法，通过在现有保护环结构的高浓度P型掺杂(27)下方加入P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方加入低压P阱离子注入(21)，可实现提升高压集成电路防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积的目的。
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公开(公告)号：CN111354636B
公开(公告)日：2022-09-02
申请号：CN202010159638.5
申请日：2020-03-10
申请人： 上海华力微电子有限公司
IPC分类号： H01L21/3105 , H01L21/311 , H01L27/11521 , H01L27/11568
摘要： 本发明提供了一种存储器的形成方法，包括：提供半导体基底，半导体基底包括衬底，位于衬底正面的遂穿氧化层、第一氮化硅层和第一顶部氧化硅层，以及位于衬底背面的底部氧化硅层、第二氮化硅层和第二顶部氧化硅层；去除第一顶部氧化硅层和第二顶部氧化硅层；在第一氮化硅层上形成第三顶部氧化硅层，同时，第二氮化硅层下方也形成了不均匀的第四顶部氧化硅层；在SONOS区域的第三顶部氧化硅层上形成保护层；刻蚀第四顶部氧化硅层；去除非SONOS区域的第三顶部氧化硅层；去除保护层，去除非SONOS区域的第一氮化硅层和第二氮化硅层。最终，解决了刻蚀过程中衬底背面产生不均匀ONO的问题，避免了由于质量不均带来的晶圆翘曲等问题。
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