公开(公告)号：CN108666274A

公开(公告)日：2018-10-16

申请号：CN201710206257.6

申请日：2017-03-31

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  詹益旺

IPC分类号： H01L21/8242

摘要： 本发明公开一种半导体存储装置的形成方法，其包含以下步骤。首先，在半导体基底上形成介电层，并在介电层内形成接触垫。然后，在介电层上形成堆叠结构，堆叠结构包含依序堆叠在接触垫上的第一层、第二层与第三层。接着，在堆叠结构上形成图案化掩模层，并且，移除堆叠结构的一部分，而在堆叠结构内形成开口，开口在第二层与第一层内具有倾斜侧壁。然后，垂直地蚀刻开口在第二层内的倾斜侧壁，而形成接触孔。最后，移除图案化掩模层。

公开(公告)号：CN108470710A

公开(公告)日：2018-08-31

申请号：CN201710099769.7

申请日：2017-02-23

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  邹世芳 ,  童宇诚 ,  李甫哲 ,  郭明峰

IPC分类号： H01L21/768

摘要： 本发明涉及一种形成半导体存储装置的方法。首先，提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区。接着，进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使该位线接触开口中该主动区的一顶面高于该浅沟槽隔离的一底面。最后于该半导体基底上形成一位线结构。

公开(公告)号：CN108269804A

公开(公告)日：2018-07-10

申请号：CN201611256275.7

申请日：2016-12-30

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  蔡建成 ,  黄丰铭 ,  朱贤士

IPC分类号： H01L27/108

摘要： 本发明公开一种半导体存储装置的制作方法，包括下列步骤。在一半导体基底上形成多个位线结构，且在多个位线结构之间形成多个存储节点接触。存储节点接触的方法包括于半导体基底上形成多个导电图案，并对导电图案进行一回蚀刻制作工艺，用以降低导电图案的高度。在多个导电图案之间形成多个隔离图案，且隔离图案于形成导电图案的步骤之后以及回蚀刻制作工艺之前形成。本发明的制作方法是利用先形成导电图案再于导电图案之间形成隔离图案的方式来形成存储节点接触，由此达到制作工艺简化以及制作工艺良率提升的效果。

公开(公告)号：CN108269762A

公开(公告)日：2018-07-10

申请号：CN201611252222.8

申请日：2016-12-30

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  何建廷 ,  邹世芳 ,  李甫哲

IPC分类号： H01L21/8242 ,  H01L27/108

CPC分类号： H01L27/10855 ,  H01L21/02071 ,  H01L21/28247 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10894 ,  H01L27/10888

摘要： 本发明公开一种半导体存储装置的制作方法，对半导体基底上的存储节点接触进行清洗处理，并于清洗处理之后于存储节点接触上形成金属硅化物层，且于金属硅化物层形成之后再形成栅极接触开口贯穿半导体基底上的晶体管的盖层而暴露出晶体管的栅极结构。通过本发明的半导体存储装置的制作方法，可避免晶体管的栅极结构被存储节点接触的清洗处理产生影响或/及破坏，故可确保晶体管的电性表现正常。

公开(公告)号：CN109509836B

公开(公告)日：2022-11-01

申请号：CN201710826528.8

申请日：2017-09-14

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  陈界得

IPC分类号： H01L49/02 ,  H01L27/108

摘要： 本发明公开一种形成存储器电容的方法。首先提供一基底，基底中具有多个存储点，然后在基底上形成一图案化支撑层。在图案化支撑层上形成一底电极层，底电极层共形地形成在图案化支撑层上以及其开口的表面上，并接触存储点。接着在底电极层上形成一牺牲层。后续进行一软蚀刻工艺，以移除位于图案化支撑层的顶面上以及位于开口的部分侧壁上的底电极层，其中软蚀刻工艺包含使用一含氟化合物、一含氮与氢化合物以及一含氧化合物。接着完全移除牺牲层，并移除部分的图案化支撑层，在底电极层上形成一电容介电层，最后在电容介电层上形成一顶电极层。

公开(公告)号：CN110534525B

公开(公告)日：2022-04-19

申请号：CN201810509842.8

申请日：2018-05-24

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  童宇诚 ,  李甫哲 ,  林盈志

IPC分类号： H01L27/11565 ,  H01L27/11568

摘要： 本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与材料层。基底具有第一区域，材料层则是设置在基底上。材料层包含呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，第一图案设置在第一区域，第二图案设置在第一区域的两相对外侧，而第三图案设置在第一区域的另两相对外侧且部分合并于部分的各个第一图案与部分的各个第二图案。

公开(公告)号：CN110707044B

公开(公告)日：2022-03-29

申请号：CN201811130141.X

申请日：2018-09-27

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 许维纶 ,  林刚毅 ,  洪裕祥 ,  林盈志 ,  张峰溢 ,  魏铭德 ,  邹世芳 ,  李甫哲 ,  廖家梁

IPC分类号： H01L21/8242

摘要： 本发明公开一种形成半导体装置布局的方法，其包含以下步骤。首先，建立多个第一图案，以在一基底上形成一材料层，该些第一图案规则地沿着一第一方向排列形成多列并呈现一阵列排列。然后，建立多个第二图案，该些第二图案环绕该些第一图案。接着，建立一第三图案以在该材料层上形成一阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来。最后，利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。

公开(公告)号：CN110391136B

公开(公告)日：2022-03-15

申请号：CN201810342023.9

申请日：2018-04-17

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  蒋欣妤

IPC分类号： H01L21/033

摘要： 本发明公开一种图案化方法，其包括下列步骤，在第一掩模层上形成第二掩模层。对第一掩模层以及第二掩模层进行图案化制作工艺。第一掩模层被图案化成为第一掩模图案，且第二掩模层被图案化成为第二掩模图案。第二掩模图案形成于第一掩模图案上。对第二掩模图案进行等离子体处理。第二掩模图案的一部分被等离子体处理转换成被处理层。移除被处理层，用以使第二掩模图案的宽度小于第一掩模图案的宽度。

公开(公告)号：CN110707004B

公开(公告)日：2022-02-18

申请号：CN201811182653.0

申请日：2018-10-11

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  童宇诚

IPC分类号： H01L21/027 ,  H01L21/8242 ,  H01L27/108

摘要： 本发明公开一种半导体装置及其形成方法，其中该形成半导体装置的方法包含有下述步骤。首先，形成一第一图案化光致抗蚀剂层于一基底上。接着，在形成第一图案化光致抗蚀剂层于基底上之后，形成一第二图案化光致抗蚀剂层于基底上，其中第一图案化光致抗蚀剂层与第二图案化光致抗蚀剂层交错排列。接续，形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。本发明还提供一种半导体装置，包含有多个柱状结构设置于一层上，其中此层包含第一凹槽以及第二凹槽，其中此些第一凹槽的深度小于此些第二凹槽的深度。

公开(公告)号：CN109309020B

公开(公告)日：2021-09-14

申请号：CN201710628535.7

申请日：2017-07-28

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  詹益旺 ,  廖家樑 ,  童宇诚 ,  陈建豪 ,  王嘉鸿

IPC分类号： H01L21/66 ,  H01L27/108

摘要： 本发明公开一种半导体结构，包含一材料层，具有一切割道区，一矩形区域位于切割道区中，该矩形区域具有一对第一边缘与该切割道区的宽度方向平行，一对第二边缘与该切割道区的长度方向平行，一对第一图案沿着该对第一边缘埋设在该材料层中，一对第二图案沿着该对第二边缘埋设在该材料层中，其中该对第一图案的间距大于该对第二图案的间距。