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公开(公告)号：CN116094520A
公开(公告)日：2023-05-09
申请号：CN202310091760.7
申请日：2023-02-03
发明人： 龙治宇
IPC分类号： H03M1/06
摘要： 本发明涉及数据处理技术领域，具体涉及应用于ADC IP核的数据转换方法、系统、终端及存储介质。该方法包括以下步骤：配置ADC采样周期和警告阈值；根据所述ADC采样周期和所述警告阈值进行IP初始化核数据采样功能，获得采样数据；基于采样数据产生迟滞后数据和迟滞前数据，并将所述迟滞数据与所述采样数据进行比较，若所述迟滞后数据与所述采样数据的差别小于等于设定阈值，则输出迟滞后数据为处理数据，若所述迟滞后数据与所述采样数据的差别大于设定阈值，则输出所述迟滞前数据为处理数据，本发明提高数据转换准确性的功能，避免了ADC IP因为模拟信号电涌、尖刺出现的数字数据转换突变，提高了数据的有效性和准确性。
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公开(公告)号：CN110247631B
公开(公告)日：2023-05-09
申请号：CN201910292707.7
申请日：2019-04-12
申请人： 瑞声科技(新加坡)有限公司
摘要： 本发明提供了一种马达非线性失真补偿方法及装置，所述方法包括：基于Volterra滤波器构造所述马达的第一测量参数和第二测量参数的非线性系统模型，构造所述第一测量参数的预失真模型，根据所述预失真模型获取所述第一测量参数的逆滤波信号，根据所述非线性系统模型和所述逆滤波信号，补偿所述马达的第二测量参数的非线性失真，通过将马达系统作为黑盒，无需确定马达系统模型和参数，实现了不确定非线性系统的失真的补偿，解决了现有技术中当马达系统为不确定非线性系统时，由于无法确定马达系统模型和参数，导致无法进行非线性失真补偿的问题。
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公开(公告)号：CN109728815B
公开(公告)日：2023-05-09
申请号：CN201810118315.4
申请日：2018-02-06
申请人： 联阳半导体股份有限公司
发明人： 许俊宏
摘要： 本发明提出一种模拟至数字转换器及其校正方法以及校正设备。该校正方法包括以下步骤：提供第一电荷量至比较器的第一输入端；藉由多个切换电容组的其中之一提供第二电荷量至比较器的第二输入端，并且藉由这些切换电容组的至少其中的另一个提供补偿电荷量至比较器的第二输入端；藉由比较器比较第一输入端接收的电压值以及第二输入端接收的电压值，并且输出电压比较结果至控制器；以及若控制器依据电压比较结果判断提供至第二输入端的电荷量近似于提供至第一输入端的电荷量，则藉由控制器记录校正电荷量至控制器存储的查找表。
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公开(公告)号：CN116073824A
公开(公告)日：2023-05-05
申请号：CN202310064892.0
申请日：2023-01-17
申请人： 苏州迅芯微电子有限公司
IPC分类号： H03M1/06
摘要： 本发明公开了一种多路子ADC采样电路、半导体器件及信号处理装置，其中，多路子ADC采样电路包括：第一采样组，包括至少两个子ADC采样模块；第一采样组接入第一采样时钟；第二采样组，包括1个子ADC采样模块；第二采样组接入第二采样时钟；第一采样时钟与第二采样时钟交替输出；逻辑电路模块，各子ADC采样模块的输出端均与逻辑电路模块电连接，逻辑电路模块用于将各子ADC采样模块输出的采样信号进行拼接后输出；PRBS产生电路模块，随机选择第一采样组中用于采样的子ADC采样模块，以及选择第二采样组中用于采样的子ADC采样模块。本发明中的多路子ADC采样电路实现了随机采样，减少各子ADC采样模块的内部干扰。
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公开(公告)号：CN116032281A
公开(公告)日：2023-04-28
申请号：CN202310021435.3
申请日：2023-01-07
申请人： 西安电子科技大学
IPC分类号： H03M1/06
摘要： 本发明公开了一种降低开关活性的随机旋转DEM结构，包括数模转换器，所述数模转换器的数字输入被分为输入码与随机旋转数，所述随机旋转数与经过D触发器延时一周期的桶形移位器输出结果输入开关活性降低结构，所述开关活性降低结构的反馈输出作为输入反馈至桶形移位器，所述桶形移位器旋转过后的输出控制相应的开关，并连接至相应的单元阵列上。本发明通过使用输入数据替代伪随机数生成器，同时使用较为简单的逻辑实现开关活性降低功能，以降低复杂度。
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公开(公告)号：CN111130550B
公开(公告)日：2023-04-18
申请号：CN202010005982.9
申请日：2020-01-03
申请人： 清华大学
摘要： 本申请公开了一种逐次逼近寄存器型模数转换器和转换方法，包括：负极电容阵列、正极电容阵列、比较器、逐次逼近寄存器型逻辑控制器和数字解码电路；比较器的负极输入端与负极电容阵列相连，其正极输入端与正极电容阵列相连，逐次逼近寄存器型逻辑控制器分别与比较器的输出端以及数字解码电路相连。使用冗余结构能够有效抑制早期步骤生成的决策错误。相较于传统的基于二进制搜索算法的结构，最主要区别是冗余结构的低位电容组的权重之和高于相邻的电容组权重。通过重新分配负极和正极电容阵列中的电容，插入新的电容组，使高位电容组对应的权重小于低位电容组的权重之和，实现冗余结构。对电容阵列使用分段结构能够减少电容的使用量，降低功耗。
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公开(公告)号：CN115956341A
公开(公告)日：2023-04-11
申请号：CN202180040670.4
申请日：2021-06-02
申请人： 特利丹E2V半导体简化股份公司
IPC分类号： H03M1/06
摘要： 本发明涉及一种用于同步多个模数转换器或数模转换器(CONV_k)的方法，转换器(CONV_k)全部连接至控制单元(UC)，以及连接至具有预定时钟周期(Tclk)的时钟(CLK)，转换器还被逐步链接在一起，以便形成转换器链，各个转换器(CONV_k)皆生成内部同步信号(internal_sync_k)，该内部同步信号被配置成，为经由转换器(CONV_k)发送数据提供时间基准。本方法使用用于训练转换器并且配置转换器的过程来确保转换器同步。本方法使得可以克服关于同步信号的任何线路距离约束。
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公开(公告)号：CN115913201A
公开(公告)日：2023-04-04
申请号：CN202211428170.0
申请日：2022-11-15
申请人： 重庆邮电大学 , 中国电子科技集团公司第二十四研究所
IPC分类号： H03K17/687 , H03M1/06 , H03M1/12
摘要： 本发明请求保护一种基于三路径的高线性度栅压自举开关，属于模拟集成电路设计技术领域。为了防止PMOS管源极—衬底正向偏置，将其衬底端和源极相连，但是会增加N阱寄生电容Cnwell对电路采样造成影响。利用第一电容C1与PMOS管M10和第二电容C2和PMOS管M11分别组合成两条主路径，第三电容C3和PMOS管M12组合成辅助路径。PMOS管M10的衬底和PMOS管M7的衬底以及PMOS管M11的衬底和PMOS管M6的衬底都与PMOS管M12的衬底相连，输入信号在通过两条主路径传输到开关管栅端的时候不仅可以加快栅端电压的建立，还能省去Cnwell加载这一环节，而用剩下的辅助路径去驱动Cnwell，从而提高电路整体信号的线性度。
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公开(公告)号：CN109714053B
公开(公告)日：2023-03-31
申请号：CN201811563378.7
申请日：2018-12-20
申请人： 成都蝠来科技有限公司
发明人： 姜楠
摘要： 本发明公开了一种使用模拟信号引脚进行数字通信的终端设备、系统及方法，终端设备具有模拟输入输出引脚、第一处理器、信号转换电路和2个调理电路，第一处理器通过模拟输入引脚接收模拟信号，并在数字模式下，将接收到的2档电压值或电流值范围不同的模拟信号对应识别为数字信号“1”和“0”；信号转换电路接收第一处理器发送的数字信号，并通过信号转换电路和其中1个调理电路生成2档电压值或电流值范围不同的模拟信号代表“1”和“0”通过模拟输出引脚输出；第一处理器在特定时间段内和/或收到数字通信指令之后工作在数字模式下。本发明在不增加专用数字通信接口的情况下，通过模拟引脚完成数字信号的传输，使用方便、操作简单。
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公开(公告)号：CN110521125B
公开(公告)日：2023-03-14
申请号：CN201880023138.X
申请日：2018-03-16
申请人： AMS有限公司
摘要： 在一个实施例中，模拟‑数字转换器电路具有输入端(InA)、斜坡发生器(RG)、比较单元(CMP)、控制单元(CTL)和输出端(Out)。输入端(InA)用于接收第一模拟信号电平(In1)和第二模拟信号电平(In2)；斜坡发生器(RG)适用于提供斜坡信号(Vramp)；比较单元(CMP)耦合到输入端(InA)和斜坡发生器(RG)；控制单元(CTL)耦合到比较单元(CMP)，控制单元(CTL)具有计数器，控制单元(CTL)配置成根据斜坡信号(Vramp)与第一模拟信号电平(In1)和第二模拟信号电平(In2)的比较来使能计数器；输出端(Out)用于根据第一模拟信号电平(In1)和第二模拟信号电平(In2)之间关系提供输出数字值。其中，斜坡信号(Vramp)具有至少一个线性上升和至少一个线性下降部分以及在斜坡信号(Vramp)的上升和下降部分之间的反转点处的可调整偏移(Rs1)，偏移(Rs1)依赖于斜坡信号(Vramp)的上升和下降部分的数量。
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