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公开(公告)号：CN101726274B
公开(公告)日：2011-04-27
申请号：CN200910199726.1
申请日：2009-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种利用MOSFET输入输出特性确定MOSFET？BSIM模型参数宽度偏移量的方法。首先利用半导体参数测试仪测量至少3个拥有相同沟道长度、不同沟道宽度的MOSFET器件的Ids-Vds输出特性；然后求出漏极电流Ids对漏极电压Vds的二阶导数Ids″；通过延长Ids″与MOSFET沟道设计宽度Wdrawn的曲线便可容易得到准确的MOSFET器件的宽度偏移量Wint。
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公开(公告)号：CN101950723A
公开(公告)日：2011-01-19
申请号：CN201010220390.5
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/265 , H01L29/06
CPC classification number: H01L29/78612 , H01L21/28518 , H01L29/78654
Abstract: 本发明公开了一种实现源体欧姆接触的SOI MOS器件制作方法，先制作栅区，进行高剂量的源区和漏区轻掺杂，形成较高浓度的轻掺杂N型源区和轻掺杂N型漏区，之后在栅区周围制备侧墙隔离结构，进行源区和漏区离子注入，通过一道在源区位置设有开口的掩膜版，倾斜的进行重掺杂P离子注入，从而在源区与体区之间形成重掺杂的P型区，最后在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与其旁边的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOIMOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN108875105B
公开(公告)日：2022-02-22
申请号：CN201710338860.X
申请日：2017-05-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/39
Abstract: 本发明提供一种SOI晶体管四端口网络射频模型参数提取方法，包括以下步骤：1）依据YGG提取栅电阻Rg及栅电容Cgg；2）依据YGS提取栅源电容Cgs，并依据YGD提取栅漏电容Cgd；3）依据YGS、Rg、Cgs及Cgd提取源电阻Rs，并依据YGD、Rg、Cgs及Cgd提取漏电阻Rd；4）依据YBS提取源体二极管结电容Csb，并依据YBD提取漏体二极管结电容Cdb；5）依据YBB提取体电阻Rb；6）依据漏区埋氧层与衬底的Y参数提取衬底电阻；7）依据漏区埋氧层与衬底的Y参数及ZBB提取衬底电容；8）依据ZCdbox提取漏区埋氧层电容；9）依据源区埋氧层与衬底的Y参数及YSS提取源区埋氧层电容。本发明通可以利用Y参数或Z参数直接对所述SOI晶体管四端口网络射频模型参数进行提取。
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公开(公告)号：CN105845733B
公开(公告)日：2019-09-13
申请号：CN201610236397.3
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体接触区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行两次P型重掺杂分别形成PMOS器件的源、漏区和PN结器件，再进行N型重掺杂形成PMOS器件的体接触区；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN104716191B
公开(公告)日：2018-01-26
申请号：CN201510131999.8
申请日：2015-03-24
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种双栅双极石墨烯场效应晶体管及其制作方法，包括：提供半导体衬底；在半导体衬底的正面形成石墨烯沟道层；在石墨烯沟道层上形成源电极及漏电极；去除源电极及漏电极外围的石墨烯沟道层；对石墨烯沟道层进行表面功能化处理或等离子体物理吸附；形成高k栅介质层；在源电极及漏电极之间的高k栅介质层上形成第一栅电极；在半导体衬底的背面形成第二栅电极。直接将石墨烯附着于所需的衬底上，无需进行繁琐的转移，避免了对石墨烯结构造成破坏和杂质污染；该方法制备的双栅双极石墨烯场效应晶体管具备更加优异的开断性能，更高的载流子迁移率以及更小的栅漏电流；工艺流程简单，成本经济，适合基于石墨烯场效应晶体管的大规模生产。
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Patent Agency Ranking
公开(公告)号：CN107305593A
公开(公告)日：2017-10-31
申请号：CN201610252163.8
申请日：2016-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI MOSFET总剂量辐照模型的建模方法，包括：建立一受控电流源，所述受控电流源并联于一MOSFET器件的源、漏端之间，其电流大小受所述MOSFET器件的栅端、源端、体端、漏端及总剂量控制；建立一受控电压源，所述受控电压源串联于所述MOSFET器件的栅端，其电压大小受总剂量控制；将所述受控电流源、所述受控电压源及所述MOSFET器件进行封装，以形成所述SOI MOSFET总剂量辐照模型。本发明的SOI MOSFET总剂量辐照模型的建模方法可同时仿真NMOS和PMOS，可以仿真阈值电压的漂移，还可仿真各个尺寸、各个辐射剂量的MOSFET特性，大大提高仿真准确性。
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公开(公告)号：CN104362174B
公开(公告)日：2017-05-17
申请号：CN201410675314.1
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提出了一种SOI动态阈值晶体管，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区、漏区及第一接触孔；栅极通过第一接触孔与体接触区相连接。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容，同时，采用多边连接的方式，可以实现较低的栅电阻。当器件处于截止状态时，器件阈值较高，泄露电流低，当器件处于开启状态时，由于体效应的影响，器件阈值电压降低，电流增大。因此器件可以具有陡峭的亚阈值斜率和较大的饱和电流，同时，器件工作电压低，十分适用于低功耗应用。采用本发明的设计方法，可以改善寄生电阻电容，在射频应用领域具有一定的应用价值。
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公开(公告)号：CN105742366A
公开(公告)日：2016-07-06
申请号：CN201610237320.8
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105321553A
公开(公告)日：2016-02-10
申请号：CN201410276164.7
申请日：2014-06-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储单元至少包括：第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。本发明的静态随机存储器单元可以有效延长存储单元翻转所需要的反馈时间，在恢复时间不变的情况下可以提高存储单元的抗单粒子翻转能力；本发明的抗单粒子静态随机存储器单元所采取的工艺与数字逻辑工艺完全兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力的同时，不会增大额外工艺成本。
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公开(公告)号：CN104795100A
公开(公告)日：2015-07-22
申请号：CN201510232374.0
申请日：2015-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种半刷新机制的单端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；所述单稳态锁存器包括上拉管及下拉管；所述传输门包括第一获取管及第二获取管。本发明相对传统静态随机存储器单端口单元而言，其单元晶体管数量减少1/3，从而可以提高单元存储密度；相对传统动态随机存储器单元而言，某电平可以稳定保持，故可以减少刷新次数；此外，本单元不要求晶体管之间尺寸匹配；这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
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