存储器、芯片堆叠结构、芯片封装结构及电子设备

    公开(公告)号:CN117389459A

    公开(公告)日:2024-01-12

    申请号:CN202210753276.1

    申请日:2022-06-29

    摘要: 本申请提供了一种存储器、芯片堆叠结构、芯片封装结构及电子设备,涉及存储器技术领域,能够在同一个存储器上提供不同带宽的存储空间,满足带宽、功耗及容量的需求;存储器包括第一存储区域与第二存储区域;第一存储区域与第二存储区域包括多个存储库bank,每个bank包括一个或多个阵列array,每一个阵列具有相同数量的输入输出端口;位于第一存储区域的bank的阵列数量与位于第二存储区域的bank的阵列数量不同,如第一存储区域的bank的阵列数量大于第二存储区域的,第一存储区域的bank数量小于第二存储区域的,这样第一存储区域可以具备更大的带宽;可以避免功耗过高;第二存储区域的容量更大,从而存储器可以同时满足带宽、功耗及容量的需求。

    一种控制装置、控制方法及相关设备

    公开(公告)号:CN117170957A

    公开(公告)日:2023-12-05

    申请号:CN202210582276.X

    申请日:2022-05-26

    IPC分类号: G06F11/30 G06F15/78

    摘要: 本申请公开了一种控制装置、控制方法及相关设备,其中的控制装置,包括实时监控器和控制单元,所述控制装置与N个处理核耦合,N为大于或等于1的整数;其中:所述RTM,用于提取所述N个处理核中的每个处理核的一个或多个状态信息,所述一个或多个状态信息用于表征对应处理核执行线程的性能状态,所述一个或多个状态信息与所述线程的类型相对应;所述控制单元,用于从所述RTM中获取每个所述处理核的所述一个或多个状态信息;以及根据每个所述处理核的所述一个或多个状态信息,调整所述N个处理核中至少一个处理核的服务质量优先级。采用本申请,可以提升多核处理器的灵活性和处理效率。

    一种终端芯片及其度量方法
    83.
    发明公开

    公开(公告)号:CN116601629A

    公开(公告)日:2023-08-15

    申请号:CN202180084411.1

    申请日:2021-01-25

    IPC分类号: G06F21/50

    摘要: 本申请实施例公开了一种终端芯片及其度量方法,涉及芯片领域,通过对计算子系统的启动过程进行度量,能够确保计算子系统启动过程的安全性。具体方案为:终端芯片包括计算子系统和安全子系统,安全子系统用于对计算子系统进行度量,安全子系统的启动时间早于计算子系统的启动时间,安全子系统包括:完整性验证单元;完整性验证单元,用于对计算子系统启动过程的数据进行完整性度量。

    一种处理装置、方法及相关设备

    公开(公告)号:CN113383317B

    公开(公告)日:2023-07-18

    申请号:CN201980090641.1

    申请日:2019-01-31

    IPC分类号: G06F12/02

    摘要: 本发明实施例公开了一种处理装置、方法及相关设备,其中,处理装置包括,处理模块和N个动态随机存取存储器DRAM内存接口,所述处理模块与所述N个DRAM内存接口之间通过总线相连,且所述处理模块还通过物理连线分别与所述N个DRAM内存接口直连;所述处理模块,用于:判断第一命令是否为动态随机存储器DRAM读写命令;若所述第一命令为DRAM读写命令,通过第一物理连线向第一DRAM内存接口发送第一指示信号;所述第一DRAM内存接口,用于在接收到所述第一指示信号的情况下,控制所述第一DRAMRANK进入工作状态。采用本申请,可以保证处理装置的低功耗和低时延。

    一种集成芯片以及处理传感器数据的方法

    公开(公告)号:CN116167422A

    公开(公告)日:2023-05-26

    申请号:CN202310116490.0

    申请日:2019-07-31

    发明人: 朱正超 刘宇 张琦

    IPC分类号: G06N3/063 G06N3/0464

    摘要: 本申请公开了人工智能领域中的一种集成芯片。本申请提供了一种集成芯片,其特征在于,包括:第一处理器,用于从第一外部传感器获取第一传感器数据,并且从第一传感器数据中提取第一目标数据,第一处理器为实时响应处理器;加速器,用于根据第一神经网络模型对第一目标数据进行识别以得到第一识别结果,第一识别结果用于确定与第一识别结果对应的目标操作。本申请提供了一种集成芯片以及处理传感器数据的方法,目的在于在实时响应外部传感器的情况下能够识别复杂场景,处理复杂任务。

    一种高光谱成像系统、摄像头以及终端设备

    公开(公告)号:CN112179491B

    公开(公告)日:2022-03-25

    申请号:CN201910585610.5

    申请日:2019-07-01

    IPC分类号: G01J3/28 G01J3/02

    摘要: 本申请提供了一种高光谱成像系统、摄像头以及终端设备。其中,沿着光入射高光谱成像系统之后的传播方向,该高光谱成像系统依次包括:第一滤光片、第二滤光片以及图像传感器阵列。其中,第一滤光片包括第一透明基底和位于第一透明基底上的至少一个光学通道组,至少一个光学通道组位于第一透明基底和第二滤光片之间,至少一个光学通道组朝向第二滤光片,每个光学通道组包括多个光学通道。第二滤光片通过光学胶与图像传感器阵列耦合,光学胶的折射率与第二滤光片的折射率实质相同,光学胶的厚度满足入射到相邻两个光学通道上的光透过光学胶之后没有串扰。

    有线电视网络的逻辑拓扑的生成方法、装置和系统

    公开(公告)号:CN108322822B

    公开(公告)日:2021-02-05

    申请号:CN201710037155.6

    申请日:2017-01-18

    摘要: 本申请提供一种有线电视网络的逻辑拓扑的生成方法、装置和系统,应用于有线电视网络,有线电视网络包括N级放大器,放大器下连接至少一组CM,CMTS广播发送下行测试信号,控制每个放大器的上行增益衰减预设值,接收每个CM采用时分突发发送的第一上行数据信号,再次控制第二级至最后一级的放大器的上行增益再次衰减预设值,接收每个CM采用时分突发发送的第二上行数据信号,以此类推重复本步骤直至CMTS接收到第N上行数据信号,根据接收到的每个CM对应的上行数据信号确定每个CM上游的第一放大器和下游的第二放大器,最后生成该有线电视网络的逻辑拓扑,不需要通过手工输入信息,降低工作量并提高获得网络拓扑的效率和准确性。

    一种天线切换方法及设备
    88.
    发明授权

    公开(公告)号:CN109660276B

    公开(公告)日:2020-11-17

    申请号:CN201710948710.0

    申请日:2017-10-12

    IPC分类号: H04B1/401 H04M1/725

    摘要: 一种天线切换方法及设备,用于提高通信质量。天线切换方法包括:通过第一天线传输数据;测量所述第一天线的信号质量以及所述第二天线的信号质量;确定第二天线的信号质量优于所述第一天线的信号质量,以及发送所述数据的重传次数大于或等于预设阈值N,N为正整数;从所述第一天线切换到所述第二天线以通过所述第二天线传输所述数据。

    一种用于加解密引擎的防止攻击的方法和装置以及芯片

    公开(公告)号:CN107979574A

    公开(公告)日:2018-05-01

    申请号:CN201610939740.0

    申请日:2016-10-25

    发明人: 王博 鹿甲寅 刘宇

    IPC分类号: H04L29/06

    摘要: 本发明公开一种用于加解密引擎的防止攻击的方法和装置以及芯片,用于防止芯片受到侧信道攻击,提高芯片的安全性。本发明实施例提供一种用于加解密引擎的防止攻击的方法,包括:获取为加解密引擎配置的第一启动运行条件,加解密引擎设置在芯片上;根据第一启动运行条件为芯片上设置的加扰模块配置第二启动运行条件,第二启动运行条件用于在按照第一启动运行条件启动加解密引擎进行数据加解密处理的过程中,使加扰模块处于产生功耗和电磁波的工作状态;当达到第二启动运行条件的要求时控制加扰模块开始运行,加扰模块运行时会产生功耗和电磁波;以及,当达到第一启动运行条件的要求时控制加解密引擎启动,由加解密引擎开始进行数据加解密处理。

    JTAG调试装置以及JTAG调试方法

    公开(公告)号:CN107783874A

    公开(公告)日:2018-03-09

    申请号:CN201610740658.5

    申请日:2016-08-26

    IPC分类号: G06F11/26 G06F11/273

    摘要: 本发明涉及JTAG调制装置以及JTAG调试方法。JTAG调试装置用于调试芯片中的待调试单元,JTAG调试装置包括:TAP控制器,被配置为经由外部的JTAG端口与外部进行通信,并基于从JTAG端口接收的信号生成包含待调试单元地址以及调试指令的调试信号,调试信号是基于JTAG协议的JTAG端口信号;信号转换单元,被配置为接收TAP控制器输出的调试信号,并将调试信号从JTAG端口信号转换成能够对所述待调试单元的从端口进行访问的总线从端口信号;以及总线,被配置为获取信号转换单元输出的被转换为总线从端口信号的调试信号,并基于调试信号将调试指令传输给待调试单元地址所指示的待调试单元。根据本发明,能够在处理器发生故障或者没有处理器参与的情况下实现对芯片内部逻辑的调试。