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公开(公告)号：CN102385911A
公开(公告)日：2012-03-21
申请号：CN201110261053.5
申请日：2011-09-05
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4093 , G11C11/4096 , H01L23/50
CPC classification number: H01L25/18 , G11C5/02 , G11C7/10 , H01L2224/48091 , H01L2225/06544 , H01L2924/00014
Abstract: 公开了一种半导体封装。所述半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。
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公开(公告)号：CN102280421A
公开(公告)日：2011-12-14
申请号：CN201110151685.6
申请日：2011-06-08
Applicant: 三星电子株式会社
Inventor： 姜郁成
IPC: H01L23/48 , H01L23/528
CPC classification number: H01L25/0657 , H01L23/481 , H01L25/18 , H01L2224/0401 , H01L2224/05009 , H01L2224/13009 , H01L2224/13025 , H01L2224/14181 , H01L2224/16146 , H01L2224/16225 , H01L2224/16227 , H01L2225/06513 , H01L2225/06517 , H01L2225/06537 , H01L2225/06544 , H01L2225/06565 , H01L2924/01055
Abstract: 本发明提供一种具有过硅通孔的半导体器件。过硅通孔包括：第一金属插塞，具有圆柱形，穿过半导体衬底，且外周表面被第一绝缘膜围绕；隔离的半导体衬底，在该半导体衬底中且围绕被第一绝缘膜围绕的第一金属插塞；以及第二金属插塞，围绕该隔离的半导体衬底且被第二绝缘膜围绕。第一偏置电压施加到该隔离的半导体衬底，从而从该隔离的半导体衬底与该第一绝缘膜之间的界面起，耗尽层形成在该隔离的半导体衬底中。该第一偏置电压不同于施加到该半导体衬底的第二偏置电压，该半导体衬底是主半导体衬底，具有形成构成电路的晶体管的器件形成区。
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公开(公告)号：CN107039059B
公开(公告)日：2022-05-10
申请号：CN201710061219.6
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C7/10 , G11C11/406 , G11C16/10 , H01L25/18
Abstract: 公开了存储器封装。该存储器封装包括非易失性存储器芯片、其存取速度比非易失性存储器芯片的存取速度快的易失性存储器芯片和逻辑芯片，该逻辑芯片用于响应于来自外部装置的刷新命令执行关于易失性存储器芯片的刷新操作和当执行刷新操作时将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
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Patent Agency Ranking
公开(公告)号：CN106997324B
公开(公告)日：2020-12-08
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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公开(公告)号：CN105260258B
公开(公告)日：2019-08-06
申请号：CN201510405545.5
申请日：2015-07-10
Applicant: 三星电子株式会社
IPC: G06F11/10
CPC classification number: G06F11/1044 , G06F11/1012 , G06F11/1024 , G06F11/1048 , G06F11/106 , G06F11/108 , G06F2211/1057
Abstract: 示例性实施例提供了层级ECC单芯片和双芯片CHIPKILL方案。所述层级错误校正码(ECC)Chipkill系统包括：装置ECC，兼容到多个存储装置的至少一部分中，校正相应的存储装置中的n位存储装置级失效，并当任何存储装置级失效大于n位且超过装置ECC装置的校正能力时发送存储装置失效信号；以及系统级ECC装置，在所述多个存储装置之外，响应于接收存储装置失效信号以基于系统ECC奇偶校验来校正存储装置失效。
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公开(公告)号：CN106997783A
公开(公告)日：2017-08-01
申请号：CN201610916491.3
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G06F3/0679 , G06F3/0619 , G06F3/064 , G06F11/106 , G11C11/1673 , G11C11/1675 , G11C29/52 , G11C29/42
Abstract: 提供了半导体存储装置和操作半导体存储装置的方法。可以通过访问存储单元阵列的页以提供包括可单独写入至存储器的页的数据子单元的数据，并提供配置为检测和校正数据中的误差位的奇偶校验数据，以及响应于确定所选数据子单元包括可校正误差而选择性地实现所选数据子单元的回写，来提供从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法。
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公开(公告)号：CN106997324A
公开(公告)日：2017-08-01
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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