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公开(公告)号：CN110389851B
公开(公告)日：2024-11-01
申请号：CN201910317233.7
申请日：2019-04-19
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：第一存储体和第二存储体；控制逻辑，被配置为接收命令并控制存储器设备的内部操作；以及错误校正码(ECC)电路，被配置为：基于来自控制逻辑的锁存控制信号，在锁存电路中保留响应于针对第一存储体的第一屏蔽写入(MWR)命令从第一存储体读取的第一读取数据；响应于从控制逻辑接收的第一写入控制信号，从其中保留在锁存电路中的第一读取数据与对应于第一MWR命令的第一写入数据合并的数据生成第一奇偶性；基于锁存控制信号控制ECC操作以在锁存电路中保留从第二存储体读取的第二读取数据。
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公开(公告)号：CN110097906B
公开(公告)日：2023-06-30
申请号：CN201910001529.8
申请日：2019-01-02
Applicant: 三星电子株式会社
IPC: G11C11/4063 , H03K3/017
Abstract: 公开一种调节占空比的存储器装置和具有存储器装置的存储器系统。一种存储器装置包括：时钟接收器，被配置为：从存储器控制器接收用于在数据写入操作期间接收写入数据的写入时钟；占空比监视器，被配置为：通过监视写入时钟的占空比生成第一监视信息；占空比调节器，被配置为：响应于占空比控制信号，调节写入时钟的占空比并且输出调节的写入时钟。存储器装置将第一监视信息提供给存储器控制器，并且从存储器控制器接收使用第一监视信息生成的占空比控制信号。
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公开(公告)号：CN116259355A
公开(公告)日：2023-06-13
申请号：CN202211551013.9
申请日：2022-12-05
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C11/406 , G11C11/401
Abstract: 一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行。行锤击管理电路诸如响应于接收到激活命令，对每个存储器单元行的访问的次数进行计数，将计数值作为计数数据存储在每个存储器单元行的计数单元中，并且响应于第一命令，发起内部读‑更新‑写操作以读取计数数据，更新读取的计数数据，并将更新的计数数据写入计数单元中。控制逻辑电路可在比与正常写操作关联的第一写时间间隔小的第二写时间间隔期间执行内部写操作以将更新的计数数据写入计数单元中。
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公开(公告)号：CN109285578A
公开(公告)日：2019-01-29
申请号：CN201810801485.2
申请日：2018-07-20
Applicant: 三星电子株式会社
IPC: G11C11/40
Abstract: 一种存储器件，包括第一开关，用于切换第一电源电压并将第一电源电压传送到第一电源轨的公共节点。第二开关切换第二电源电压，并将第二电源电压传送到公共节点。在存储器件的初始驱动期间，控制逻辑生成用于控制第一开关的第一控制信号。屏蔽电路通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在该存储器件的初始驱动时段的至少部分时段中维持导通状态。
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公开(公告)号：CN110060970B
公开(公告)日：2024-02-13
申请号：CN201811502453.9
申请日：2018-12-10
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/52 , G11C5/06
Abstract: 一种半导体存储器包括：布置在第一方向上的多个第一焊盘；多个第二焊盘，平行于所述多个第一焊盘且在第一方向上布置；多个第三焊盘，布置在垂直于第一方向的第二方向上；以及多个第四焊盘，布置在第二方向上。半导体存储器还包括在第二方向上从所述多个第一焊盘延伸的第一互连线以及在与第二方向相反的方向上从所述多个第二焊盘延伸的第二互连线，第一互连线连接到所述多个第三焊盘，第二互连线连接到所述多个第四焊盘。
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Patent Agency Ranking
公开(公告)号：CN117393031A
公开(公告)日：2024-01-12
申请号：CN202310374316.6
申请日：2023-04-10
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 半导体存储器件包括存储单元阵列、数据输入/输出(I/O)缓冲器、I/0选通电路和控制逻辑电路。存储单元阵列包括沿第一方向和第二方向布置的多个子阵列块。数据I/0缓冲器通过I/O焊盘与存储控制器交换用户数据。I/O选通电路通过数据总线连接到数据I/O缓冲器，并且通过数据I/O线连接到存储单元阵列，以及基于映射控制信号，对子阵列块与I/O焊盘之间的映射关系进行编程，从而减少由存储控制器中的纠错码引擎检测到的不可纠正的错误。控制逻辑电路基于指示存储控制器的中央处理单元的类型的标识符信息产生映射控制信号。
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公开(公告)号：CN110534140B
公开(公告)日：2023-08-29
申请号：CN201910339068.5
申请日：2019-04-25
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 公开了一种存储器装置、存储器系统和存储器装置的操作方法。一种存储器装置包括：驱动器，驱动与外部装置连接的数据线；内部ZQ管理器，产生内部ZQ开始信号；选择器，基于ZQ模式选择内部ZQ开始信号和来自外部装置的ZQ开始命令中的一个；ZQ校准引擎，通过响应于选择器的选择结果执行ZQ校准来产生ZQ码；以及ZQ码寄存器，响应于来自外部装置的ZQ锁存命令将ZQ码加载到驱动器上。
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公开(公告)号：CN109285578B
公开(公告)日：2023-08-01
申请号：CN201810801485.2
申请日：2018-07-20
Applicant: 三星电子株式会社
IPC: G11C11/40
Abstract: 一种存储器件，包括第一开关，用于切换第一电源电压并将第一电源电压传送到第一电源轨的公共节点。第二开关切换第二电源电压，并将第二电源电压传送到公共节点。在存储器件的初始驱动期间，控制逻辑生成用于控制第一开关的第一控制信号。屏蔽电路通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在该存储器件的初始驱动时段的至少部分时段中维持导通状态。
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公开(公告)号：CN115620788A
公开(公告)日：2023-01-17
申请号：CN202210811445.2
申请日：2022-07-11
Applicant: 三星电子株式会社
Abstract: 提供操作存储器装置和存储器控制器的方法以及存储器系统。操作存储器装置的方法包括：从控制器接收第一命令；基于第一命令激活存储器单元阵列的页；读取激活的页的数据；从读取的数据检测错误；对检测到的错误进行纠正，以生成纠错数据；基于检测到的错误是单个位错误，将纠错数据回写到激活的页；以及基于检测到的错误是多位错误，阻止纠错数据到激活的页的回写。
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公开(公告)号：CN113053431B
公开(公告)日：2022-05-31
申请号：CN202110349616.X
申请日：2018-11-21
Applicant: 三星电子株式会社
Abstract: 公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。
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